Subversion Repositories Kolibri OS

Rev

Rev 1403 | Rev 1413 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /*
  2.  * Copyright 2008 Advanced Micro Devices, Inc.
  3.  * Copyright 2008 Red Hat Inc.
  4.  * Copyright 2009 Jerome Glisse.
  5.  *
  6.  * Permission is hereby granted, free of charge, to any person obtaining a
  7.  * copy of this software and associated documentation files (the "Software"),
  8.  * to deal in the Software without restriction, including without limitation
  9.  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10.  * and/or sell copies of the Software, and to permit persons to whom the
  11.  * Software is furnished to do so, subject to the following conditions:
  12.  *
  13.  * The above copyright notice and this permission notice shall be included in
  14.  * all copies or substantial portions of the Software.
  15.  *
  16.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17.  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18.  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19.  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20.  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21.  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22.  * OTHER DEALINGS IN THE SOFTWARE.
  23.  *
  24.  * Authors: Dave Airlie
  25.  *          Alex Deucher
  26.  *          Jerome Glisse
  27.  */
  28. //#include <linux/firmware.h>
  29. //#include <linux/platform_device.h>
  30. #include "drmP.h"
  31. #include "radeon.h"
  32. #include "radeon_drm.h"
  33. #include "rv770d.h"
  34. #include "atom.h"
  35. #include "avivod.h"
  36.  
  37. #define R700_PFP_UCODE_SIZE 848
  38. #define R700_PM4_UCODE_SIZE 1360
  39.  
  40. static void rv770_gpu_init(struct radeon_device *rdev);
  41. void rv770_fini(struct radeon_device *rdev);
  42.  
  43.  
  44. /*
  45.  * GART
  46.  */
  47. int rv770_pcie_gart_enable(struct radeon_device *rdev)
  48. {
  49.         u32 tmp;
  50.         int r, i;
  51.  
  52.         if (rdev->gart.table.vram.robj == NULL) {
  53.                 dev_err(rdev->dev, "No VRAM object for PCIE GART.\n");
  54.                 return -EINVAL;
  55.         }
  56.         r = radeon_gart_table_vram_pin(rdev);
  57.         if (r)
  58.                 return r;
  59.         /* Setup L2 cache */
  60.         WREG32(VM_L2_CNTL, ENABLE_L2_CACHE | ENABLE_L2_FRAGMENT_PROCESSING |
  61.                                 ENABLE_L2_PTE_CACHE_LRU_UPDATE_BY_WRITE |
  62.                                 EFFECTIVE_L2_QUEUE_SIZE(7));
  63.         WREG32(VM_L2_CNTL2, 0);
  64.         WREG32(VM_L2_CNTL3, BANK_SELECT(0) | CACHE_UPDATE_MODE(2));
  65.         /* Setup TLB control */
  66.         tmp = ENABLE_L1_TLB | ENABLE_L1_FRAGMENT_PROCESSING |
  67.                 SYSTEM_ACCESS_MODE_NOT_IN_SYS |
  68.                 SYSTEM_APERTURE_UNMAPPED_ACCESS_PASS_THRU |
  69.                 EFFECTIVE_L1_TLB_SIZE(5) | EFFECTIVE_L1_QUEUE_SIZE(5);
  70.         WREG32(MC_VM_MD_L1_TLB0_CNTL, tmp);
  71.         WREG32(MC_VM_MD_L1_TLB1_CNTL, tmp);
  72.         WREG32(MC_VM_MD_L1_TLB2_CNTL, tmp);
  73.         WREG32(MC_VM_MB_L1_TLB0_CNTL, tmp);
  74.         WREG32(MC_VM_MB_L1_TLB1_CNTL, tmp);
  75.         WREG32(MC_VM_MB_L1_TLB2_CNTL, tmp);
  76.         WREG32(MC_VM_MB_L1_TLB3_CNTL, tmp);
  77.         WREG32(VM_CONTEXT0_PAGE_TABLE_START_ADDR, rdev->mc.gtt_start >> 12);
  78.         WREG32(VM_CONTEXT0_PAGE_TABLE_END_ADDR, rdev->mc.gtt_end >> 12);
  79.         WREG32(VM_CONTEXT0_PAGE_TABLE_BASE_ADDR, rdev->gart.table_addr >> 12);
  80.         WREG32(VM_CONTEXT0_CNTL, ENABLE_CONTEXT | PAGE_TABLE_DEPTH(0) |
  81.                                 RANGE_PROTECTION_FAULT_ENABLE_DEFAULT);
  82.         WREG32(VM_CONTEXT0_PROTECTION_FAULT_DEFAULT_ADDR,
  83.                         (u32)(rdev->dummy_page.addr >> 12));
  84.         for (i = 1; i < 7; i++)
  85.                 WREG32(VM_CONTEXT0_CNTL + (i * 4), 0);
  86.  
  87.         r600_pcie_gart_tlb_flush(rdev);
  88.         rdev->gart.ready = true;
  89.         return 0;
  90. }
  91.  
  92. void rv770_pcie_gart_disable(struct radeon_device *rdev)
  93. {
  94.         u32 tmp;
  95.         int i, r;
  96.  
  97.         /* Disable all tables */
  98.         for (i = 0; i < 7; i++)
  99.                 WREG32(VM_CONTEXT0_CNTL + (i * 4), 0);
  100.  
  101.         /* Setup L2 cache */
  102.         WREG32(VM_L2_CNTL, ENABLE_L2_FRAGMENT_PROCESSING |
  103.                                 EFFECTIVE_L2_QUEUE_SIZE(7));
  104.         WREG32(VM_L2_CNTL2, 0);
  105.         WREG32(VM_L2_CNTL3, BANK_SELECT(0) | CACHE_UPDATE_MODE(2));
  106.         /* Setup TLB control */
  107.         tmp = EFFECTIVE_L1_TLB_SIZE(5) | EFFECTIVE_L1_QUEUE_SIZE(5);
  108.         WREG32(MC_VM_MD_L1_TLB0_CNTL, tmp);
  109.         WREG32(MC_VM_MD_L1_TLB1_CNTL, tmp);
  110.         WREG32(MC_VM_MD_L1_TLB2_CNTL, tmp);
  111.         WREG32(MC_VM_MB_L1_TLB0_CNTL, tmp);
  112.         WREG32(MC_VM_MB_L1_TLB1_CNTL, tmp);
  113.         WREG32(MC_VM_MB_L1_TLB2_CNTL, tmp);
  114.         WREG32(MC_VM_MB_L1_TLB3_CNTL, tmp);
  115.         if (rdev->gart.table.vram.robj) {
  116.                 r = radeon_bo_reserve(rdev->gart.table.vram.robj, false);
  117.                 if (likely(r == 0)) {
  118.                         radeon_bo_kunmap(rdev->gart.table.vram.robj);
  119.                         radeon_bo_unpin(rdev->gart.table.vram.robj);
  120.                         radeon_bo_unreserve(rdev->gart.table.vram.robj);
  121.                 }
  122.         }
  123. }
  124.  
  125. void rv770_pcie_gart_fini(struct radeon_device *rdev)
  126. {
  127.         rv770_pcie_gart_disable(rdev);
  128.         radeon_gart_table_vram_free(rdev);
  129.     radeon_gart_fini(rdev);
  130. }
  131.  
  132.  
  133. void rv770_agp_enable(struct radeon_device *rdev)
  134. {
  135.         u32 tmp;
  136.         int i;
  137.  
  138.         /* Setup L2 cache */
  139.         WREG32(VM_L2_CNTL, ENABLE_L2_CACHE | ENABLE_L2_FRAGMENT_PROCESSING |
  140.                                 ENABLE_L2_PTE_CACHE_LRU_UPDATE_BY_WRITE |
  141.                                 EFFECTIVE_L2_QUEUE_SIZE(7));
  142.         WREG32(VM_L2_CNTL2, 0);
  143.         WREG32(VM_L2_CNTL3, BANK_SELECT(0) | CACHE_UPDATE_MODE(2));
  144.         /* Setup TLB control */
  145.         tmp = ENABLE_L1_TLB | ENABLE_L1_FRAGMENT_PROCESSING |
  146.                 SYSTEM_ACCESS_MODE_NOT_IN_SYS |
  147.                 SYSTEM_APERTURE_UNMAPPED_ACCESS_PASS_THRU |
  148.                 EFFECTIVE_L1_TLB_SIZE(5) | EFFECTIVE_L1_QUEUE_SIZE(5);
  149.         WREG32(MC_VM_MD_L1_TLB0_CNTL, tmp);
  150.         WREG32(MC_VM_MD_L1_TLB1_CNTL, tmp);
  151.         WREG32(MC_VM_MD_L1_TLB2_CNTL, tmp);
  152.         WREG32(MC_VM_MB_L1_TLB0_CNTL, tmp);
  153.         WREG32(MC_VM_MB_L1_TLB1_CNTL, tmp);
  154.         WREG32(MC_VM_MB_L1_TLB2_CNTL, tmp);
  155.         WREG32(MC_VM_MB_L1_TLB3_CNTL, tmp);
  156.         for (i = 0; i < 7; i++)
  157.                 WREG32(VM_CONTEXT0_CNTL + (i * 4), 0);
  158. }
  159.  
  160. static void rv770_mc_program(struct radeon_device *rdev)
  161. {
  162.         struct rv515_mc_save save;
  163.         u32 tmp;
  164.         int i, j;
  165.  
  166.         /* Initialize HDP */
  167.         for (i = 0, j = 0; i < 32; i++, j += 0x18) {
  168.                 WREG32((0x2c14 + j), 0x00000000);
  169.                 WREG32((0x2c18 + j), 0x00000000);
  170.                 WREG32((0x2c1c + j), 0x00000000);
  171.                 WREG32((0x2c20 + j), 0x00000000);
  172.                 WREG32((0x2c24 + j), 0x00000000);
  173.         }
  174.         WREG32(HDP_REG_COHERENCY_FLUSH_CNTL, 0);
  175.  
  176.         rv515_mc_stop(rdev, &save);
  177.         if (r600_mc_wait_for_idle(rdev)) {
  178.                 dev_warn(rdev->dev, "Wait for MC idle timedout !\n");
  179.         }
  180.         /* Lockout access through VGA aperture*/
  181.         WREG32(VGA_HDP_CONTROL, VGA_MEMORY_DISABLE);
  182.         /* Update configuration */
  183.         if (rdev->flags & RADEON_IS_AGP) {
  184.                 if (rdev->mc.vram_start < rdev->mc.gtt_start) {
  185.                         /* VRAM before AGP */
  186.                         WREG32(MC_VM_SYSTEM_APERTURE_LOW_ADDR,
  187.                                 rdev->mc.vram_start >> 12);
  188.                         WREG32(MC_VM_SYSTEM_APERTURE_HIGH_ADDR,
  189.                                 rdev->mc.gtt_end >> 12);
  190.                 } else {
  191.                         /* VRAM after AGP */
  192.                         WREG32(MC_VM_SYSTEM_APERTURE_LOW_ADDR,
  193.                                 rdev->mc.gtt_start >> 12);
  194.                         WREG32(MC_VM_SYSTEM_APERTURE_HIGH_ADDR,
  195.                                 rdev->mc.vram_end >> 12);
  196.                 }
  197.         } else {
  198.                 WREG32(MC_VM_SYSTEM_APERTURE_LOW_ADDR,
  199.                         rdev->mc.vram_start >> 12);
  200.                 WREG32(MC_VM_SYSTEM_APERTURE_HIGH_ADDR,
  201.                         rdev->mc.vram_end >> 12);
  202.         }
  203.         WREG32(MC_VM_SYSTEM_APERTURE_DEFAULT_ADDR, 0);
  204.         tmp = ((rdev->mc.vram_end >> 24) & 0xFFFF) << 16;
  205.         tmp |= ((rdev->mc.vram_start >> 24) & 0xFFFF);
  206.         WREG32(MC_VM_FB_LOCATION, tmp);
  207.         WREG32(HDP_NONSURFACE_BASE, (rdev->mc.vram_start >> 8));
  208.         WREG32(HDP_NONSURFACE_INFO, (2 << 7));
  209.         WREG32(HDP_NONSURFACE_SIZE, (rdev->mc.mc_vram_size - 1) | 0x3FF);
  210.         if (rdev->flags & RADEON_IS_AGP) {
  211.                 WREG32(MC_VM_AGP_TOP, rdev->mc.gtt_end >> 16);
  212.                 WREG32(MC_VM_AGP_BOT, rdev->mc.gtt_start >> 16);
  213.                 WREG32(MC_VM_AGP_BASE, rdev->mc.agp_base >> 22);
  214.         } else {
  215.                 WREG32(MC_VM_AGP_BASE, 0);
  216.                 WREG32(MC_VM_AGP_TOP, 0x0FFFFFFF);
  217.                 WREG32(MC_VM_AGP_BOT, 0x0FFFFFFF);
  218.         }
  219.         if (r600_mc_wait_for_idle(rdev)) {
  220.                 dev_warn(rdev->dev, "Wait for MC idle timedout !\n");
  221.         }
  222.         rv515_mc_resume(rdev, &save);
  223.         /* we need to own VRAM, so turn off the VGA renderer here
  224.          * to stop it overwriting our objects */
  225.         rv515_vga_render_disable(rdev);
  226. }
  227.  
  228.  
  229. /*
  230.  * CP.
  231.  */
  232. void r700_cp_stop(struct radeon_device *rdev)
  233. {
  234.         WREG32(CP_ME_CNTL, (CP_ME_HALT | CP_PFP_HALT));
  235. }
  236.  
  237. #if 0
  238. static int rv770_cp_load_microcode(struct radeon_device *rdev)
  239. {
  240.         const __be32 *fw_data;
  241.         int i;
  242.  
  243.         if (!rdev->me_fw || !rdev->pfp_fw)
  244.                 return -EINVAL;
  245.  
  246.         r700_cp_stop(rdev);
  247.         WREG32(CP_RB_CNTL, RB_NO_UPDATE | (15 << 8) | (3 << 0));
  248.  
  249.         /* Reset cp */
  250.         WREG32(GRBM_SOFT_RESET, SOFT_RESET_CP);
  251.         RREG32(GRBM_SOFT_RESET);
  252.         mdelay(15);
  253.         WREG32(GRBM_SOFT_RESET, 0);
  254.  
  255.         fw_data = (const __be32 *)rdev->pfp_fw->data;
  256.         WREG32(CP_PFP_UCODE_ADDR, 0);
  257.         for (i = 0; i < R700_PFP_UCODE_SIZE; i++)
  258.                 WREG32(CP_PFP_UCODE_DATA, be32_to_cpup(fw_data++));
  259.         WREG32(CP_PFP_UCODE_ADDR, 0);
  260.  
  261.         fw_data = (const __be32 *)rdev->me_fw->data;
  262.         WREG32(CP_ME_RAM_WADDR, 0);
  263.         for (i = 0; i < R700_PM4_UCODE_SIZE; i++)
  264.                 WREG32(CP_ME_RAM_DATA, be32_to_cpup(fw_data++));
  265.  
  266.         WREG32(CP_PFP_UCODE_ADDR, 0);
  267.         WREG32(CP_ME_RAM_WADDR, 0);
  268.         WREG32(CP_ME_RAM_RADDR, 0);
  269.         return 0;
  270. }
  271.  
  272. #endif
  273.  
  274. /*
  275.  * Core functions
  276.  */
  277. static u32 r700_get_tile_pipe_to_backend_map(u32 num_tile_pipes,
  278.                                                 u32 num_backends,
  279.                                                 u32 backend_disable_mask)
  280. {
  281.         u32 backend_map = 0;
  282.         u32 enabled_backends_mask;
  283.         u32 enabled_backends_count;
  284.         u32 cur_pipe;
  285.         u32 swizzle_pipe[R7XX_MAX_PIPES];
  286.         u32 cur_backend;
  287.         u32 i;
  288.  
  289.         if (num_tile_pipes > R7XX_MAX_PIPES)
  290.                 num_tile_pipes = R7XX_MAX_PIPES;
  291.         if (num_tile_pipes < 1)
  292.                 num_tile_pipes = 1;
  293.         if (num_backends > R7XX_MAX_BACKENDS)
  294.                 num_backends = R7XX_MAX_BACKENDS;
  295.         if (num_backends < 1)
  296.                 num_backends = 1;
  297.  
  298.         enabled_backends_mask = 0;
  299.         enabled_backends_count = 0;
  300.         for (i = 0; i < R7XX_MAX_BACKENDS; ++i) {
  301.                 if (((backend_disable_mask >> i) & 1) == 0) {
  302.                         enabled_backends_mask |= (1 << i);
  303.                         ++enabled_backends_count;
  304.                 }
  305.                 if (enabled_backends_count == num_backends)
  306.                         break;
  307.         }
  308.  
  309.         if (enabled_backends_count == 0) {
  310.                 enabled_backends_mask = 1;
  311.                 enabled_backends_count = 1;
  312.         }
  313.  
  314.         if (enabled_backends_count != num_backends)
  315.                 num_backends = enabled_backends_count;
  316.  
  317.         memset((uint8_t *)&swizzle_pipe[0], 0, sizeof(u32) * R7XX_MAX_PIPES);
  318.         switch (num_tile_pipes) {
  319.         case 1:
  320.                 swizzle_pipe[0] = 0;
  321.                 break;
  322.         case 2:
  323.                 swizzle_pipe[0] = 0;
  324.                 swizzle_pipe[1] = 1;
  325.                 break;
  326.         case 3:
  327.                 swizzle_pipe[0] = 0;
  328.                 swizzle_pipe[1] = 2;
  329.                 swizzle_pipe[2] = 1;
  330.                 break;
  331.         case 4:
  332.                 swizzle_pipe[0] = 0;
  333.                 swizzle_pipe[1] = 2;
  334.                 swizzle_pipe[2] = 3;
  335.                 swizzle_pipe[3] = 1;
  336.                 break;
  337.         case 5:
  338.                 swizzle_pipe[0] = 0;
  339.                 swizzle_pipe[1] = 2;
  340.                 swizzle_pipe[2] = 4;
  341.                 swizzle_pipe[3] = 1;
  342.                 swizzle_pipe[4] = 3;
  343.                 break;
  344.         case 6:
  345.                 swizzle_pipe[0] = 0;
  346.                 swizzle_pipe[1] = 2;
  347.                 swizzle_pipe[2] = 4;
  348.                 swizzle_pipe[3] = 5;
  349.                 swizzle_pipe[4] = 3;
  350.                 swizzle_pipe[5] = 1;
  351.                 break;
  352.         case 7:
  353.                 swizzle_pipe[0] = 0;
  354.                 swizzle_pipe[1] = 2;
  355.                 swizzle_pipe[2] = 4;
  356.                 swizzle_pipe[3] = 6;
  357.                 swizzle_pipe[4] = 3;
  358.                 swizzle_pipe[5] = 1;
  359.                 swizzle_pipe[6] = 5;
  360.                 break;
  361.         case 8:
  362.                 swizzle_pipe[0] = 0;
  363.                 swizzle_pipe[1] = 2;
  364.                 swizzle_pipe[2] = 4;
  365.                 swizzle_pipe[3] = 6;
  366.                 swizzle_pipe[4] = 3;
  367.                 swizzle_pipe[5] = 1;
  368.                 swizzle_pipe[6] = 7;
  369.                 swizzle_pipe[7] = 5;
  370.                 break;
  371.         }
  372.  
  373.         cur_backend = 0;
  374.         for (cur_pipe = 0; cur_pipe < num_tile_pipes; ++cur_pipe) {
  375.                 while (((1 << cur_backend) & enabled_backends_mask) == 0)
  376.                         cur_backend = (cur_backend + 1) % R7XX_MAX_BACKENDS;
  377.  
  378.                 backend_map |= (u32)(((cur_backend & 3) << (swizzle_pipe[cur_pipe] * 2)));
  379.  
  380.                 cur_backend = (cur_backend + 1) % R7XX_MAX_BACKENDS;
  381.         }
  382.  
  383.         return backend_map;
  384. }
  385.  
  386. static void rv770_gpu_init(struct radeon_device *rdev)
  387. {
  388.         int i, j, num_qd_pipes;
  389.         u32 sx_debug_1;
  390.         u32 smx_dc_ctl0;
  391.         u32 num_gs_verts_per_thread;
  392.         u32 vgt_gs_per_es;
  393.         u32 gs_prim_buffer_depth = 0;
  394.         u32 sq_ms_fifo_sizes;
  395.         u32 sq_config;
  396.         u32 sq_thread_resource_mgmt;
  397.         u32 hdp_host_path_cntl;
  398.         u32 sq_dyn_gpr_size_simd_ab_0;
  399.         u32 backend_map;
  400.         u32 gb_tiling_config = 0;
  401.         u32 cc_rb_backend_disable = 0;
  402.         u32 cc_gc_shader_pipe_config = 0;
  403.         u32 mc_arb_ramcfg;
  404.         u32 db_debug4;
  405.  
  406.         /* setup chip specs */
  407.         switch (rdev->family) {
  408.         case CHIP_RV770:
  409.                 rdev->config.rv770.max_pipes = 4;
  410.                 rdev->config.rv770.max_tile_pipes = 8;
  411.                 rdev->config.rv770.max_simds = 10;
  412.                 rdev->config.rv770.max_backends = 4;
  413.                 rdev->config.rv770.max_gprs = 256;
  414.                 rdev->config.rv770.max_threads = 248;
  415.                 rdev->config.rv770.max_stack_entries = 512;
  416.                 rdev->config.rv770.max_hw_contexts = 8;
  417.                 rdev->config.rv770.max_gs_threads = 16 * 2;
  418.                 rdev->config.rv770.sx_max_export_size = 128;
  419.                 rdev->config.rv770.sx_max_export_pos_size = 16;
  420.                 rdev->config.rv770.sx_max_export_smx_size = 112;
  421.                 rdev->config.rv770.sq_num_cf_insts = 2;
  422.  
  423.                 rdev->config.rv770.sx_num_of_sets = 7;
  424.                 rdev->config.rv770.sc_prim_fifo_size = 0xF9;
  425.                 rdev->config.rv770.sc_hiz_tile_fifo_size = 0x30;
  426.                 rdev->config.rv770.sc_earlyz_tile_fifo_fize = 0x130;
  427.                 break;
  428.         case CHIP_RV730:
  429.                 rdev->config.rv770.max_pipes = 2;
  430.                 rdev->config.rv770.max_tile_pipes = 4;
  431.                 rdev->config.rv770.max_simds = 8;
  432.                 rdev->config.rv770.max_backends = 2;
  433.                 rdev->config.rv770.max_gprs = 128;
  434.                 rdev->config.rv770.max_threads = 248;
  435.                 rdev->config.rv770.max_stack_entries = 256;
  436.                 rdev->config.rv770.max_hw_contexts = 8;
  437.                 rdev->config.rv770.max_gs_threads = 16 * 2;
  438.                 rdev->config.rv770.sx_max_export_size = 256;
  439.                 rdev->config.rv770.sx_max_export_pos_size = 32;
  440.                 rdev->config.rv770.sx_max_export_smx_size = 224;
  441.                 rdev->config.rv770.sq_num_cf_insts = 2;
  442.  
  443.                 rdev->config.rv770.sx_num_of_sets = 7;
  444.                 rdev->config.rv770.sc_prim_fifo_size = 0xf9;
  445.                 rdev->config.rv770.sc_hiz_tile_fifo_size = 0x30;
  446.                 rdev->config.rv770.sc_earlyz_tile_fifo_fize = 0x130;
  447.                 if (rdev->config.rv770.sx_max_export_pos_size > 16) {
  448.                         rdev->config.rv770.sx_max_export_pos_size -= 16;
  449.                         rdev->config.rv770.sx_max_export_smx_size += 16;
  450.                 }
  451.                 break;
  452.         case CHIP_RV710:
  453.                 rdev->config.rv770.max_pipes = 2;
  454.                 rdev->config.rv770.max_tile_pipes = 2;
  455.                 rdev->config.rv770.max_simds = 2;
  456.                 rdev->config.rv770.max_backends = 1;
  457.                 rdev->config.rv770.max_gprs = 256;
  458.                 rdev->config.rv770.max_threads = 192;
  459.                 rdev->config.rv770.max_stack_entries = 256;
  460.                 rdev->config.rv770.max_hw_contexts = 4;
  461.                 rdev->config.rv770.max_gs_threads = 8 * 2;
  462.                 rdev->config.rv770.sx_max_export_size = 128;
  463.                 rdev->config.rv770.sx_max_export_pos_size = 16;
  464.                 rdev->config.rv770.sx_max_export_smx_size = 112;
  465.                 rdev->config.rv770.sq_num_cf_insts = 1;
  466.  
  467.                 rdev->config.rv770.sx_num_of_sets = 7;
  468.                 rdev->config.rv770.sc_prim_fifo_size = 0x40;
  469.                 rdev->config.rv770.sc_hiz_tile_fifo_size = 0x30;
  470.                 rdev->config.rv770.sc_earlyz_tile_fifo_fize = 0x130;
  471.                 break;
  472.         case CHIP_RV740:
  473.                 rdev->config.rv770.max_pipes = 4;
  474.                 rdev->config.rv770.max_tile_pipes = 4;
  475.                 rdev->config.rv770.max_simds = 8;
  476.                 rdev->config.rv770.max_backends = 4;
  477.                 rdev->config.rv770.max_gprs = 256;
  478.                 rdev->config.rv770.max_threads = 248;
  479.                 rdev->config.rv770.max_stack_entries = 512;
  480.                 rdev->config.rv770.max_hw_contexts = 8;
  481.                 rdev->config.rv770.max_gs_threads = 16 * 2;
  482.                 rdev->config.rv770.sx_max_export_size = 256;
  483.                 rdev->config.rv770.sx_max_export_pos_size = 32;
  484.                 rdev->config.rv770.sx_max_export_smx_size = 224;
  485.                 rdev->config.rv770.sq_num_cf_insts = 2;
  486.  
  487.                 rdev->config.rv770.sx_num_of_sets = 7;
  488.                 rdev->config.rv770.sc_prim_fifo_size = 0x100;
  489.                 rdev->config.rv770.sc_hiz_tile_fifo_size = 0x30;
  490.                 rdev->config.rv770.sc_earlyz_tile_fifo_fize = 0x130;
  491.  
  492.                 if (rdev->config.rv770.sx_max_export_pos_size > 16) {
  493.                         rdev->config.rv770.sx_max_export_pos_size -= 16;
  494.                         rdev->config.rv770.sx_max_export_smx_size += 16;
  495.                 }
  496.                 break;
  497.         default:
  498.                 break;
  499.         }
  500.  
  501.         /* Initialize HDP */
  502.         j = 0;
  503.         for (i = 0; i < 32; i++) {
  504.                 WREG32((0x2c14 + j), 0x00000000);
  505.                 WREG32((0x2c18 + j), 0x00000000);
  506.                 WREG32((0x2c1c + j), 0x00000000);
  507.                 WREG32((0x2c20 + j), 0x00000000);
  508.                 WREG32((0x2c24 + j), 0x00000000);
  509.                 j += 0x18;
  510.         }
  511.  
  512.         WREG32(GRBM_CNTL, GRBM_READ_TIMEOUT(0xff));
  513.  
  514.         /* setup tiling, simd, pipe config */
  515.         mc_arb_ramcfg = RREG32(MC_ARB_RAMCFG);
  516.  
  517.         switch (rdev->config.rv770.max_tile_pipes) {
  518.         case 1:
  519.                 gb_tiling_config |= PIPE_TILING(0);
  520.                 break;
  521.         case 2:
  522.                 gb_tiling_config |= PIPE_TILING(1);
  523.                 break;
  524.         case 4:
  525.                 gb_tiling_config |= PIPE_TILING(2);
  526.                 break;
  527.         case 8:
  528.                 gb_tiling_config |= PIPE_TILING(3);
  529.                 break;
  530.         default:
  531.                 break;
  532.         }
  533.  
  534.         if (rdev->family == CHIP_RV770)
  535.                 gb_tiling_config |= BANK_TILING(1);
  536.         else
  537.                 gb_tiling_config |= BANK_TILING((mc_arb_ramcfg & NOOFBANK_MASK) >> NOOFBANK_SHIFT);
  538.  
  539.         gb_tiling_config |= GROUP_SIZE(0);
  540.  
  541.         if (((mc_arb_ramcfg & NOOFROWS_MASK) >> NOOFROWS_SHIFT) > 3) {
  542.                 gb_tiling_config |= ROW_TILING(3);
  543.                 gb_tiling_config |= SAMPLE_SPLIT(3);
  544.         } else {
  545.                 gb_tiling_config |=
  546.                         ROW_TILING(((mc_arb_ramcfg & NOOFROWS_MASK) >> NOOFROWS_SHIFT));
  547.                 gb_tiling_config |=
  548.                         SAMPLE_SPLIT(((mc_arb_ramcfg & NOOFROWS_MASK) >> NOOFROWS_SHIFT));
  549.         }
  550.  
  551.         gb_tiling_config |= BANK_SWAPS(1);
  552.  
  553.         backend_map = r700_get_tile_pipe_to_backend_map(rdev->config.rv770.max_tile_pipes,
  554.                                                         rdev->config.rv770.max_backends,
  555.                                                         (0xff << rdev->config.rv770.max_backends) & 0xff);
  556.         gb_tiling_config |= BACKEND_MAP(backend_map);
  557.  
  558.         cc_gc_shader_pipe_config =
  559.                 INACTIVE_QD_PIPES((R7XX_MAX_PIPES_MASK << rdev->config.rv770.max_pipes) & R7XX_MAX_PIPES_MASK);
  560.         cc_gc_shader_pipe_config |=
  561.                 INACTIVE_SIMDS((R7XX_MAX_SIMDS_MASK << rdev->config.rv770.max_simds) & R7XX_MAX_SIMDS_MASK);
  562.  
  563.         cc_rb_backend_disable =
  564.                 BACKEND_DISABLE((R7XX_MAX_BACKENDS_MASK << rdev->config.rv770.max_backends) & R7XX_MAX_BACKENDS_MASK);
  565.  
  566.         WREG32(GB_TILING_CONFIG, gb_tiling_config);
  567.         WREG32(DCP_TILING_CONFIG, (gb_tiling_config & 0xffff));
  568.         WREG32(HDP_TILING_CONFIG, (gb_tiling_config & 0xffff));
  569.  
  570.         WREG32(CC_RB_BACKEND_DISABLE,      cc_rb_backend_disable);
  571.         WREG32(CC_GC_SHADER_PIPE_CONFIG,   cc_gc_shader_pipe_config);
  572.         WREG32(GC_USER_SHADER_PIPE_CONFIG, cc_gc_shader_pipe_config);
  573.  
  574.         WREG32(CC_SYS_RB_BACKEND_DISABLE, cc_rb_backend_disable);
  575.         WREG32(CGTS_SYS_TCC_DISABLE, 0);
  576.         WREG32(CGTS_TCC_DISABLE, 0);
  577.         WREG32(CGTS_USER_SYS_TCC_DISABLE, 0);
  578.         WREG32(CGTS_USER_TCC_DISABLE, 0);
  579.  
  580.         num_qd_pipes =
  581.                 R7XX_MAX_BACKENDS - r600_count_pipe_bits(cc_gc_shader_pipe_config & INACTIVE_QD_PIPES_MASK);
  582.         WREG32(VGT_OUT_DEALLOC_CNTL, (num_qd_pipes * 4) & DEALLOC_DIST_MASK);
  583.         WREG32(VGT_VERTEX_REUSE_BLOCK_CNTL, ((num_qd_pipes * 4) - 2) & VTX_REUSE_DEPTH_MASK);
  584.  
  585.         /* set HW defaults for 3D engine */
  586.         WREG32(CP_QUEUE_THRESHOLDS, (ROQ_IB1_START(0x16) |
  587.                                                 ROQ_IB2_START(0x2b)));
  588.  
  589.         WREG32(CP_MEQ_THRESHOLDS, STQ_SPLIT(0x30));
  590.  
  591.         WREG32(TA_CNTL_AUX, (DISABLE_CUBE_ANISO |
  592.                                         SYNC_GRADIENT |
  593.                                         SYNC_WALKER |
  594.                                         SYNC_ALIGNER));
  595.  
  596.         sx_debug_1 = RREG32(SX_DEBUG_1);
  597.         sx_debug_1 |= ENABLE_NEW_SMX_ADDRESS;
  598.         WREG32(SX_DEBUG_1, sx_debug_1);
  599.  
  600.         smx_dc_ctl0 = RREG32(SMX_DC_CTL0);
  601.         smx_dc_ctl0 &= ~CACHE_DEPTH(0x1ff);
  602.         smx_dc_ctl0 |= CACHE_DEPTH((rdev->config.rv770.sx_num_of_sets * 64) - 1);
  603.         WREG32(SMX_DC_CTL0, smx_dc_ctl0);
  604.  
  605.         WREG32(SMX_EVENT_CTL, (ES_FLUSH_CTL(4) |
  606.                                           GS_FLUSH_CTL(4) |
  607.                                           ACK_FLUSH_CTL(3) |
  608.                                           SYNC_FLUSH_CTL));
  609.  
  610.         if (rdev->family == CHIP_RV770)
  611.                 WREG32(DB_DEBUG3, DB_CLK_OFF_DELAY(0x1f));
  612.         else {
  613.                 db_debug4 = RREG32(DB_DEBUG4);
  614.                 db_debug4 |= DISABLE_TILE_COVERED_FOR_PS_ITER;
  615.                 WREG32(DB_DEBUG4, db_debug4);
  616.         }
  617.  
  618.         WREG32(SX_EXPORT_BUFFER_SIZES, (COLOR_BUFFER_SIZE((rdev->config.rv770.sx_max_export_size / 4) - 1) |
  619.                                                    POSITION_BUFFER_SIZE((rdev->config.rv770.sx_max_export_pos_size / 4) - 1) |
  620.                                                    SMX_BUFFER_SIZE((rdev->config.rv770.sx_max_export_smx_size / 4) - 1)));
  621.  
  622.         WREG32(PA_SC_FIFO_SIZE, (SC_PRIM_FIFO_SIZE(rdev->config.rv770.sc_prim_fifo_size) |
  623.                                                  SC_HIZ_TILE_FIFO_SIZE(rdev->config.rv770.sc_hiz_tile_fifo_size) |
  624.                                                  SC_EARLYZ_TILE_FIFO_SIZE(rdev->config.rv770.sc_earlyz_tile_fifo_fize)));
  625.  
  626.         WREG32(PA_SC_MULTI_CHIP_CNTL, 0);
  627.  
  628.         WREG32(VGT_NUM_INSTANCES, 1);
  629.  
  630.         WREG32(SPI_CONFIG_CNTL, GPR_WRITE_PRIORITY(0));
  631.  
  632.         WREG32(SPI_CONFIG_CNTL_1, VTX_DONE_DELAY(4));
  633.  
  634.         WREG32(CP_PERFMON_CNTL, 0);
  635.  
  636.         sq_ms_fifo_sizes = (CACHE_FIFO_SIZE(16 * rdev->config.rv770.sq_num_cf_insts) |
  637.                             DONE_FIFO_HIWATER(0xe0) |
  638.                             ALU_UPDATE_FIFO_HIWATER(0x8));
  639.         switch (rdev->family) {
  640.         case CHIP_RV770:
  641.                 sq_ms_fifo_sizes |= FETCH_FIFO_HIWATER(0x1);
  642.                 break;
  643.         case CHIP_RV730:
  644.         case CHIP_RV710:
  645.         case CHIP_RV740:
  646.         default:
  647.                 sq_ms_fifo_sizes |= FETCH_FIFO_HIWATER(0x4);
  648.                 break;
  649.         }
  650.         WREG32(SQ_MS_FIFO_SIZES, sq_ms_fifo_sizes);
  651.  
  652.         /* SQ_CONFIG, SQ_GPR_RESOURCE_MGMT, SQ_THREAD_RESOURCE_MGMT, SQ_STACK_RESOURCE_MGMT
  653.          * should be adjusted as needed by the 2D/3D drivers.  This just sets default values
  654.          */
  655.         sq_config = RREG32(SQ_CONFIG);
  656.         sq_config &= ~(PS_PRIO(3) |
  657.                        VS_PRIO(3) |
  658.                        GS_PRIO(3) |
  659.                        ES_PRIO(3));
  660.         sq_config |= (DX9_CONSTS |
  661.                       VC_ENABLE |
  662.                       EXPORT_SRC_C |
  663.                       PS_PRIO(0) |
  664.                       VS_PRIO(1) |
  665.                       GS_PRIO(2) |
  666.                       ES_PRIO(3));
  667.         if (rdev->family == CHIP_RV710)
  668.                 /* no vertex cache */
  669.                 sq_config &= ~VC_ENABLE;
  670.  
  671.         WREG32(SQ_CONFIG, sq_config);
  672.  
  673.         WREG32(SQ_GPR_RESOURCE_MGMT_1,  (NUM_PS_GPRS((rdev->config.rv770.max_gprs * 24)/64) |
  674.                                          NUM_VS_GPRS((rdev->config.rv770.max_gprs * 24)/64) |
  675.                                          NUM_CLAUSE_TEMP_GPRS(((rdev->config.rv770.max_gprs * 24)/64)/2)));
  676.  
  677.         WREG32(SQ_GPR_RESOURCE_MGMT_2,  (NUM_GS_GPRS((rdev->config.rv770.max_gprs * 7)/64) |
  678.                                          NUM_ES_GPRS((rdev->config.rv770.max_gprs * 7)/64)));
  679.  
  680.         sq_thread_resource_mgmt = (NUM_PS_THREADS((rdev->config.rv770.max_threads * 4)/8) |
  681.                                    NUM_VS_THREADS((rdev->config.rv770.max_threads * 2)/8) |
  682.                                    NUM_ES_THREADS((rdev->config.rv770.max_threads * 1)/8));
  683.         if (((rdev->config.rv770.max_threads * 1) / 8) > rdev->config.rv770.max_gs_threads)
  684.                 sq_thread_resource_mgmt |= NUM_GS_THREADS(rdev->config.rv770.max_gs_threads);
  685.         else
  686.                 sq_thread_resource_mgmt |= NUM_GS_THREADS((rdev->config.rv770.max_gs_threads * 1)/8);
  687.         WREG32(SQ_THREAD_RESOURCE_MGMT, sq_thread_resource_mgmt);
  688.  
  689.         WREG32(SQ_STACK_RESOURCE_MGMT_1, (NUM_PS_STACK_ENTRIES((rdev->config.rv770.max_stack_entries * 1)/4) |
  690.                                                      NUM_VS_STACK_ENTRIES((rdev->config.rv770.max_stack_entries * 1)/4)));
  691.  
  692.         WREG32(SQ_STACK_RESOURCE_MGMT_2, (NUM_GS_STACK_ENTRIES((rdev->config.rv770.max_stack_entries * 1)/4) |
  693.                                                      NUM_ES_STACK_ENTRIES((rdev->config.rv770.max_stack_entries * 1)/4)));
  694.  
  695.         sq_dyn_gpr_size_simd_ab_0 = (SIMDA_RING0((rdev->config.rv770.max_gprs * 38)/64) |
  696.                                      SIMDA_RING1((rdev->config.rv770.max_gprs * 38)/64) |
  697.                                      SIMDB_RING0((rdev->config.rv770.max_gprs * 38)/64) |
  698.                                      SIMDB_RING1((rdev->config.rv770.max_gprs * 38)/64));
  699.  
  700.         WREG32(SQ_DYN_GPR_SIZE_SIMD_AB_0, sq_dyn_gpr_size_simd_ab_0);
  701.         WREG32(SQ_DYN_GPR_SIZE_SIMD_AB_1, sq_dyn_gpr_size_simd_ab_0);
  702.         WREG32(SQ_DYN_GPR_SIZE_SIMD_AB_2, sq_dyn_gpr_size_simd_ab_0);
  703.         WREG32(SQ_DYN_GPR_SIZE_SIMD_AB_3, sq_dyn_gpr_size_simd_ab_0);
  704.         WREG32(SQ_DYN_GPR_SIZE_SIMD_AB_4, sq_dyn_gpr_size_simd_ab_0);
  705.         WREG32(SQ_DYN_GPR_SIZE_SIMD_AB_5, sq_dyn_gpr_size_simd_ab_0);
  706.         WREG32(SQ_DYN_GPR_SIZE_SIMD_AB_6, sq_dyn_gpr_size_simd_ab_0);
  707.         WREG32(SQ_DYN_GPR_SIZE_SIMD_AB_7, sq_dyn_gpr_size_simd_ab_0);
  708.  
  709.         WREG32(PA_SC_FORCE_EOV_MAX_CNTS, (FORCE_EOV_MAX_CLK_CNT(4095) |
  710.                                           FORCE_EOV_MAX_REZ_CNT(255)));
  711.  
  712.         if (rdev->family == CHIP_RV710)
  713.                 WREG32(VGT_CACHE_INVALIDATION, (CACHE_INVALIDATION(TC_ONLY) |
  714.                                                 AUTO_INVLD_EN(ES_AND_GS_AUTO)));
  715.         else
  716.                 WREG32(VGT_CACHE_INVALIDATION, (CACHE_INVALIDATION(VC_AND_TC) |
  717.                                                 AUTO_INVLD_EN(ES_AND_GS_AUTO)));
  718.  
  719.         switch (rdev->family) {
  720.         case CHIP_RV770:
  721.         case CHIP_RV730:
  722.         case CHIP_RV740:
  723.                 gs_prim_buffer_depth = 384;
  724.                 break;
  725.         case CHIP_RV710:
  726.                 gs_prim_buffer_depth = 128;
  727.                 break;
  728.         default:
  729.                 break;
  730.         }
  731.  
  732.         num_gs_verts_per_thread = rdev->config.rv770.max_pipes * 16;
  733.         vgt_gs_per_es = gs_prim_buffer_depth + num_gs_verts_per_thread;
  734.         /* Max value for this is 256 */
  735.         if (vgt_gs_per_es > 256)
  736.                 vgt_gs_per_es = 256;
  737.  
  738.         WREG32(VGT_ES_PER_GS, 128);
  739.         WREG32(VGT_GS_PER_ES, vgt_gs_per_es);
  740.         WREG32(VGT_GS_PER_VS, 2);
  741.  
  742.         /* more default values. 2D/3D driver should adjust as needed */
  743.         WREG32(VGT_GS_VERTEX_REUSE, 16);
  744.         WREG32(PA_SC_LINE_STIPPLE_STATE, 0);
  745.         WREG32(VGT_STRMOUT_EN, 0);
  746.         WREG32(SX_MISC, 0);
  747.         WREG32(PA_SC_MODE_CNTL, 0);
  748.         WREG32(PA_SC_EDGERULE, 0xaaaaaaaa);
  749.         WREG32(PA_SC_AA_CONFIG, 0);
  750.         WREG32(PA_SC_CLIPRECT_RULE, 0xffff);
  751.         WREG32(PA_SC_LINE_STIPPLE, 0);
  752.         WREG32(SPI_INPUT_Z, 0);
  753.         WREG32(SPI_PS_IN_CONTROL_0, NUM_INTERP(2));
  754.         WREG32(CB_COLOR7_FRAG, 0);
  755.  
  756.         /* clear render buffer base addresses */
  757.         WREG32(CB_COLOR0_BASE, 0);
  758.         WREG32(CB_COLOR1_BASE, 0);
  759.         WREG32(CB_COLOR2_BASE, 0);
  760.         WREG32(CB_COLOR3_BASE, 0);
  761.         WREG32(CB_COLOR4_BASE, 0);
  762.         WREG32(CB_COLOR5_BASE, 0);
  763.         WREG32(CB_COLOR6_BASE, 0);
  764.         WREG32(CB_COLOR7_BASE, 0);
  765.  
  766.         WREG32(TCP_CNTL, 0);
  767.  
  768.         hdp_host_path_cntl = RREG32(HDP_HOST_PATH_CNTL);
  769.         WREG32(HDP_HOST_PATH_CNTL, hdp_host_path_cntl);
  770.  
  771.         WREG32(PA_SC_MULTI_CHIP_CNTL, 0);
  772.  
  773.         WREG32(PA_CL_ENHANCE, (CLIP_VTX_REORDER_ENA |
  774.                                           NUM_CLIP_SEQ(3)));
  775.  
  776. }
  777.  
  778. int rv770_mc_init(struct radeon_device *rdev)
  779. {
  780.         fixed20_12 a;
  781.         u32 tmp;
  782.         int chansize, numchan;
  783.  
  784.         /* Get VRAM informations */
  785.         rdev->mc.vram_is_ddr = true;
  786.         tmp = RREG32(MC_ARB_RAMCFG);
  787.         if (tmp & CHANSIZE_OVERRIDE) {
  788.                 chansize = 16;
  789.         } else if (tmp & CHANSIZE_MASK) {
  790.                 chansize = 64;
  791.         } else {
  792.                 chansize = 32;
  793.         }
  794.         tmp = RREG32(MC_SHARED_CHMAP);
  795.         switch ((tmp & NOOFCHAN_MASK) >> NOOFCHAN_SHIFT) {
  796.         case 0:
  797.         default:
  798.                 numchan = 1;
  799.                 break;
  800.         case 1:
  801.                 numchan = 2;
  802.                 break;
  803.         case 2:
  804.                 numchan = 4;
  805.                 break;
  806.         case 3:
  807.                 numchan = 8;
  808.                 break;
  809.         }
  810.         rdev->mc.vram_width = numchan * chansize;
  811.         /* Could aper size report 0 ? */
  812.         rdev->mc.aper_base = drm_get_resource_start(rdev->ddev, 0);
  813.         rdev->mc.aper_size = drm_get_resource_len(rdev->ddev, 0);
  814.         /* Setup GPU memory space */
  815.         rdev->mc.mc_vram_size = RREG32(CONFIG_MEMSIZE);
  816.         rdev->mc.real_vram_size = RREG32(CONFIG_MEMSIZE);
  817.  
  818.         if (rdev->mc.mc_vram_size > rdev->mc.aper_size)
  819.                 rdev->mc.mc_vram_size = rdev->mc.aper_size;
  820.  
  821.         if (rdev->mc.real_vram_size > rdev->mc.aper_size)
  822.                 rdev->mc.real_vram_size = rdev->mc.aper_size;
  823.  
  824.         if (rdev->flags & RADEON_IS_AGP) {
  825.                 /* gtt_size is setup by radeon_agp_init */
  826.                 rdev->mc.gtt_location = rdev->mc.agp_base;
  827.                 tmp = 0xFFFFFFFFUL - rdev->mc.agp_base - rdev->mc.gtt_size;
  828.                 /* Try to put vram before or after AGP because we
  829.                  * we want SYSTEM_APERTURE to cover both VRAM and
  830.                  * AGP so that GPU can catch out of VRAM/AGP access
  831.                  */
  832.                 if (rdev->mc.gtt_location > rdev->mc.mc_vram_size) {
  833.                         /* Enough place before */
  834.                         rdev->mc.vram_location = rdev->mc.gtt_location -
  835.                                                         rdev->mc.mc_vram_size;
  836.                 } else if (tmp > rdev->mc.mc_vram_size) {
  837.                         /* Enough place after */
  838.                         rdev->mc.vram_location = rdev->mc.gtt_location +
  839.                                                         rdev->mc.gtt_size;
  840.                 } else {
  841.                         /* Try to setup VRAM then AGP might not
  842.                          * not work on some card
  843.                          */
  844.                         rdev->mc.vram_location = 0x00000000UL;
  845.                         rdev->mc.gtt_location = rdev->mc.mc_vram_size;
  846.                 }
  847.         } else {
  848.                 rdev->mc.vram_location = 0x00000000UL;
  849.                 rdev->mc.gtt_location = rdev->mc.mc_vram_size;
  850.                 rdev->mc.gtt_size = radeon_gart_size * 1024 * 1024;
  851.         }
  852.         rdev->mc.vram_start = rdev->mc.vram_location;
  853.         rdev->mc.vram_end = rdev->mc.vram_location + rdev->mc.mc_vram_size - 1;
  854.         rdev->mc.gtt_start = rdev->mc.gtt_location;
  855.         rdev->mc.gtt_end = rdev->mc.gtt_location + rdev->mc.gtt_size - 1;
  856.         /* FIXME: we should enforce default clock in case GPU is not in
  857.          * default setup
  858.          */
  859.         a.full = rfixed_const(100);
  860.         rdev->pm.sclk.full = rfixed_const(rdev->clock.default_sclk);
  861.         rdev->pm.sclk.full = rfixed_div(rdev->pm.sclk, a);
  862.         return 0;
  863. }
  864. int rv770_gpu_reset(struct radeon_device *rdev)
  865. {
  866.         /* FIXME: implement any rv770 specific bits */
  867.         return r600_gpu_reset(rdev);
  868. }
  869.  
  870. static int rv770_startup(struct radeon_device *rdev)
  871. {
  872.         int r;
  873.  
  874.         rv770_mc_program(rdev);
  875.         if (rdev->flags & RADEON_IS_AGP) {
  876.                 rv770_agp_enable(rdev);
  877.         } else {
  878.                 r = rv770_pcie_gart_enable(rdev);
  879.                 if (r)
  880.                         return r;
  881.         }
  882.         rv770_gpu_init(rdev);
  883.  
  884.  
  885. //  r = radeon_object_pin(rdev->r600_blit.shader_obj, RADEON_GEM_DOMAIN_VRAM,
  886. //                 &rdev->r600_blit.shader_gpu_addr);
  887. //   if (r) {
  888. //       DRM_ERROR("failed to pin blit object %d\n", r);
  889. //       return r;
  890. //   }
  891.  
  892. //   r = radeon_ring_init(rdev, rdev->cp.ring_size);
  893. //   if (r)
  894. //       return r;
  895. //   r = rv770_cp_load_microcode(rdev);
  896. //   if (r)
  897. //       return r;
  898. //   r = r600_cp_resume(rdev);
  899. //   if (r)
  900. //       return r;
  901.         /* write back buffer are not vital so don't worry about failure */
  902. //   r600_wb_enable(rdev);
  903.         return 0;
  904. }
  905.  
  906.  
  907. /* Plan is to move initialization in that function and use
  908.  * helper function so that radeon_device_init pretty much
  909.  * do nothing more than calling asic specific function. This
  910.  * should also allow to remove a bunch of callback function
  911.  * like vram_info.
  912.  */
  913. int rv770_init(struct radeon_device *rdev)
  914. {
  915.         int r;
  916.  
  917.         r = radeon_dummy_page_init(rdev);
  918.         if (r)
  919.                 return r;
  920.         /* This don't do much */
  921.         r = radeon_gem_init(rdev);
  922.         if (r)
  923.                 return r;
  924.         /* Read BIOS */
  925.         if (!radeon_get_bios(rdev)) {
  926.                 if (ASIC_IS_AVIVO(rdev))
  927.                         return -EINVAL;
  928.         }
  929.         /* Must be an ATOMBIOS */
  930.         if (!rdev->is_atom_bios) {
  931.                 dev_err(rdev->dev, "Expecting atombios for R600 GPU\n");
  932.                 return -EINVAL;
  933.         }
  934.         r = radeon_atombios_init(rdev);
  935.         if (r)
  936.                 return r;
  937.         /* Post card if necessary */
  938.         if (!r600_card_posted(rdev)) {
  939.                 if (!rdev->bios) {
  940.                         dev_err(rdev->dev, "Card not posted and no BIOS - ignoring\n");
  941.                         return -EINVAL;
  942.                 }
  943.                 DRM_INFO("GPU not posted. posting now...\n");
  944.                 atom_asic_init(rdev->mode_info.atom_context);
  945.         }
  946.         /* Initialize scratch registers */
  947.         r600_scratch_init(rdev);
  948.         /* Initialize surface registers */
  949.         radeon_surface_init(rdev);
  950.         /* Initialize clocks */
  951.         radeon_get_clock_info(rdev->ddev);
  952.         r = radeon_clocks_init(rdev);
  953.         if (r)
  954.                 return r;
  955.         /* Initialize power management */
  956.         radeon_pm_init(rdev);
  957.         /* Fence driver */
  958. //   r = radeon_fence_driver_init(rdev);
  959. //   if (r)
  960. //       return r;
  961.         if (rdev->flags & RADEON_IS_AGP) {
  962.                 r = radeon_agp_init(rdev);
  963.                 if (r)
  964.                         radeon_agp_disable(rdev);
  965.         }
  966.         r = rv770_mc_init(rdev);
  967.         if (r)
  968.                 return r;
  969.         /* Memory manager */
  970.         r = radeon_bo_init(rdev);
  971.         if (r)
  972.                 return r;
  973.  
  974. //   if (!rdev->me_fw || !rdev->pfp_fw) {
  975. //       r = r600_cp_init_microcode(rdev);
  976. //       if (r) {
  977. //           DRM_ERROR("Failed to load firmware!\n");
  978. //           return r;
  979. //       }
  980. //   }
  981.  
  982.         r = r600_pcie_gart_init(rdev);
  983.         if (r)
  984.                 return r;
  985.  
  986.         rdev->accel_working = true;
  987. //   r = r600_blit_init(rdev);
  988. //   if (r) {
  989. //       DRM_ERROR("radeon: failled blitter (%d).\n", r);
  990. //       rdev->accel_working = false;
  991. //   }
  992.  
  993.         r = rv770_startup(rdev);
  994.         if (r) {
  995. //       rv770_suspend(rdev);
  996. //       r600_wb_fini(rdev);
  997. //       radeon_ring_fini(rdev);
  998.                 rv770_pcie_gart_fini(rdev);
  999.         rdev->accel_working = false;
  1000.         }
  1001.         if (rdev->accel_working) {
  1002. //       r = radeon_ib_pool_init(rdev);
  1003. //       if (r) {
  1004. //           DRM_ERROR("radeon: failled initializing IB pool (%d).\n", r);
  1005. //           rdev->accel_working = false;
  1006. //       }
  1007. //       r = r600_ib_test(rdev);
  1008. //       if (r) {
  1009. //           DRM_ERROR("radeon: failled testing IB (%d).\n", r);
  1010. //           rdev->accel_working = false;
  1011. //       }
  1012.         }
  1013.         return 0;
  1014. }
  1015.  
  1016.