Subversion Repositories Kolibri OS

Rev

Rev 1430 | Rev 1986 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /*
  2.  * Copyright 2008 Advanced Micro Devices, Inc.
  3.  * Copyright 2008 Red Hat Inc.
  4.  * Copyright 2009 Jerome Glisse.
  5.  *
  6.  * Permission is hereby granted, free of charge, to any person obtaining a
  7.  * copy of this software and associated documentation files (the "Software"),
  8.  * to deal in the Software without restriction, including without limitation
  9.  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10.  * and/or sell copies of the Software, and to permit persons to whom the
  11.  * Software is furnished to do so, subject to the following conditions:
  12.  *
  13.  * The above copyright notice and this permission notice shall be included in
  14.  * all copies or substantial portions of the Software.
  15.  *
  16.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17.  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18.  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19.  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20.  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21.  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22.  * OTHER DEALINGS IN THE SOFTWARE.
  23.  *
  24.  * Authors: Dave Airlie
  25.  *          Alex Deucher
  26.  *          Jerome Glisse
  27.  */
  28. #include <linux/seq_file.h>
  29. #include "drmP.h"
  30. #include "rv515d.h"
  31. #include "radeon.h"
  32. #include "radeon_asic.h"
  33. #include "atom.h"
  34. #include "rv515_reg_safe.h"
  35.  
  36. /* This files gather functions specifics to: rv515 */
  37. int rv515_debugfs_pipes_info_init(struct radeon_device *rdev);
  38. int rv515_debugfs_ga_info_init(struct radeon_device *rdev);
  39. void rv515_gpu_init(struct radeon_device *rdev);
  40. int rv515_mc_wait_for_idle(struct radeon_device *rdev);
  41.  
  42. void rv515_debugfs(struct radeon_device *rdev)
  43. {
  44.         if (r100_debugfs_rbbm_init(rdev)) {
  45.                 DRM_ERROR("Failed to register debugfs file for RBBM !\n");
  46.         }
  47.         if (rv515_debugfs_pipes_info_init(rdev)) {
  48.                 DRM_ERROR("Failed to register debugfs file for pipes !\n");
  49.         }
  50.         if (rv515_debugfs_ga_info_init(rdev)) {
  51.                 DRM_ERROR("Failed to register debugfs file for pipes !\n");
  52.         }
  53. }
  54.  
  55. void rv515_ring_start(struct radeon_device *rdev)
  56. {
  57.         int r;
  58.  
  59.         r = radeon_ring_lock(rdev, 64);
  60.         if (r) {
  61.                 return;
  62.         }
  63.         radeon_ring_write(rdev, PACKET0(ISYNC_CNTL, 0));
  64.         radeon_ring_write(rdev,
  65.                           ISYNC_ANY2D_IDLE3D |
  66.                           ISYNC_ANY3D_IDLE2D |
  67.                           ISYNC_WAIT_IDLEGUI |
  68.                           ISYNC_CPSCRATCH_IDLEGUI);
  69.         radeon_ring_write(rdev, PACKET0(WAIT_UNTIL, 0));
  70.         radeon_ring_write(rdev, WAIT_2D_IDLECLEAN | WAIT_3D_IDLECLEAN);
  71.         radeon_ring_write(rdev, PACKET0(R300_DST_PIPE_CONFIG, 0));
  72.         radeon_ring_write(rdev, R300_PIPE_AUTO_CONFIG);
  73.         radeon_ring_write(rdev, PACKET0(GB_SELECT, 0));
  74.         radeon_ring_write(rdev, 0);
  75.         radeon_ring_write(rdev, PACKET0(GB_ENABLE, 0));
  76.         radeon_ring_write(rdev, 0);
  77.         radeon_ring_write(rdev, PACKET0(R500_SU_REG_DEST, 0));
  78.         radeon_ring_write(rdev, (1 << rdev->num_gb_pipes) - 1);
  79.         radeon_ring_write(rdev, PACKET0(VAP_INDEX_OFFSET, 0));
  80.         radeon_ring_write(rdev, 0);
  81.         radeon_ring_write(rdev, PACKET0(RB3D_DSTCACHE_CTLSTAT, 0));
  82.         radeon_ring_write(rdev, RB3D_DC_FLUSH | RB3D_DC_FREE);
  83.         radeon_ring_write(rdev, PACKET0(ZB_ZCACHE_CTLSTAT, 0));
  84.         radeon_ring_write(rdev, ZC_FLUSH | ZC_FREE);
  85.         radeon_ring_write(rdev, PACKET0(WAIT_UNTIL, 0));
  86.         radeon_ring_write(rdev, WAIT_2D_IDLECLEAN | WAIT_3D_IDLECLEAN);
  87.         radeon_ring_write(rdev, PACKET0(GB_AA_CONFIG, 0));
  88.         radeon_ring_write(rdev, 0);
  89.         radeon_ring_write(rdev, PACKET0(RB3D_DSTCACHE_CTLSTAT, 0));
  90.         radeon_ring_write(rdev, RB3D_DC_FLUSH | RB3D_DC_FREE);
  91.         radeon_ring_write(rdev, PACKET0(ZB_ZCACHE_CTLSTAT, 0));
  92.         radeon_ring_write(rdev, ZC_FLUSH | ZC_FREE);
  93.         radeon_ring_write(rdev, PACKET0(GB_MSPOS0, 0));
  94.         radeon_ring_write(rdev,
  95.                           ((6 << MS_X0_SHIFT) |
  96.                            (6 << MS_Y0_SHIFT) |
  97.                            (6 << MS_X1_SHIFT) |
  98.                            (6 << MS_Y1_SHIFT) |
  99.                            (6 << MS_X2_SHIFT) |
  100.                            (6 << MS_Y2_SHIFT) |
  101.                            (6 << MSBD0_Y_SHIFT) |
  102.                            (6 << MSBD0_X_SHIFT)));
  103.         radeon_ring_write(rdev, PACKET0(GB_MSPOS1, 0));
  104.         radeon_ring_write(rdev,
  105.                           ((6 << MS_X3_SHIFT) |
  106.                            (6 << MS_Y3_SHIFT) |
  107.                            (6 << MS_X4_SHIFT) |
  108.                            (6 << MS_Y4_SHIFT) |
  109.                            (6 << MS_X5_SHIFT) |
  110.                            (6 << MS_Y5_SHIFT) |
  111.                            (6 << MSBD1_SHIFT)));
  112.         radeon_ring_write(rdev, PACKET0(GA_ENHANCE, 0));
  113.         radeon_ring_write(rdev, GA_DEADLOCK_CNTL | GA_FASTSYNC_CNTL);
  114.         radeon_ring_write(rdev, PACKET0(GA_POLY_MODE, 0));
  115.         radeon_ring_write(rdev, FRONT_PTYPE_TRIANGE | BACK_PTYPE_TRIANGE);
  116.         radeon_ring_write(rdev, PACKET0(GA_ROUND_MODE, 0));
  117.         radeon_ring_write(rdev, GEOMETRY_ROUND_NEAREST | COLOR_ROUND_NEAREST);
  118.         radeon_ring_write(rdev, PACKET0(0x20C8, 0));
  119.         radeon_ring_write(rdev, 0);
  120.         radeon_ring_unlock_commit(rdev);
  121. }
  122.  
  123. int rv515_mc_wait_for_idle(struct radeon_device *rdev)
  124. {
  125.         unsigned i;
  126.         uint32_t tmp;
  127.  
  128.         for (i = 0; i < rdev->usec_timeout; i++) {
  129.                 /* read MC_STATUS */
  130.                 tmp = RREG32_MC(MC_STATUS);
  131.                 if (tmp & MC_STATUS_IDLE) {
  132.                         return 0;
  133.                 }
  134.                 DRM_UDELAY(1);
  135.         }
  136.         return -1;
  137. }
  138.  
  139. void rv515_vga_render_disable(struct radeon_device *rdev)
  140. {
  141.         WREG32(R_000300_VGA_RENDER_CONTROL,
  142.                 RREG32(R_000300_VGA_RENDER_CONTROL) & C_000300_VGA_VSTATUS_CNTL);
  143. }
  144.  
  145. void rv515_gpu_init(struct radeon_device *rdev)
  146. {
  147.         unsigned pipe_select_current, gb_pipe_select, tmp;
  148.  
  149.         if (r100_gui_wait_for_idle(rdev)) {
  150.                 printk(KERN_WARNING "Failed to wait GUI idle while "
  151.                        "reseting GPU. Bad things might happen.\n");
  152.         }
  153.         rv515_vga_render_disable(rdev);
  154.         r420_pipes_init(rdev);
  155.         gb_pipe_select = RREG32(R400_GB_PIPE_SELECT);
  156.         tmp = RREG32(R300_DST_PIPE_CONFIG);
  157.         pipe_select_current = (tmp >> 2) & 3;
  158.         tmp = (1 << pipe_select_current) |
  159.               (((gb_pipe_select >> 8) & 0xF) << 4);
  160.         WREG32_PLL(0x000D, tmp);
  161.         if (r100_gui_wait_for_idle(rdev)) {
  162.                 printk(KERN_WARNING "Failed to wait GUI idle while "
  163.                        "reseting GPU. Bad things might happen.\n");
  164.         }
  165.         if (rv515_mc_wait_for_idle(rdev)) {
  166.                 printk(KERN_WARNING "Failed to wait MC idle while "
  167.                        "programming pipes. Bad things might happen.\n");
  168.         }
  169. }
  170.  
  171. static void rv515_vram_get_type(struct radeon_device *rdev)
  172. {
  173.         uint32_t tmp;
  174.  
  175.         rdev->mc.vram_width = 128;
  176.         rdev->mc.vram_is_ddr = true;
  177.         tmp = RREG32_MC(RV515_MC_CNTL) & MEM_NUM_CHANNELS_MASK;
  178.         switch (tmp) {
  179.         case 0:
  180.                 rdev->mc.vram_width = 64;
  181.                 break;
  182.         case 1:
  183.                 rdev->mc.vram_width = 128;
  184.                 break;
  185.         default:
  186.                 rdev->mc.vram_width = 128;
  187.                 break;
  188.         }
  189. }
  190.  
  191. void rv515_mc_init(struct radeon_device *rdev)
  192. {
  193.  
  194.         rv515_vram_get_type(rdev);
  195.         r100_vram_init_sizes(rdev);
  196.         radeon_vram_location(rdev, &rdev->mc, 0);
  197.         rdev->mc.gtt_base_align = 0;
  198.         if (!(rdev->flags & RADEON_IS_AGP))
  199.                 radeon_gtt_location(rdev, &rdev->mc);
  200.         radeon_update_bandwidth_info(rdev);
  201. }
  202.  
  203. uint32_t rv515_mc_rreg(struct radeon_device *rdev, uint32_t reg)
  204. {
  205.         uint32_t r;
  206.  
  207.         WREG32(MC_IND_INDEX, 0x7f0000 | (reg & 0xffff));
  208.         r = RREG32(MC_IND_DATA);
  209.         WREG32(MC_IND_INDEX, 0);
  210.         return r;
  211. }
  212.  
  213. void rv515_mc_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
  214. {
  215.         WREG32(MC_IND_INDEX, 0xff0000 | ((reg) & 0xffff));
  216.         WREG32(MC_IND_DATA, (v));
  217.         WREG32(MC_IND_INDEX, 0);
  218. }
  219.  
  220. #if defined(CONFIG_DEBUG_FS)
  221. static int rv515_debugfs_pipes_info(struct seq_file *m, void *data)
  222. {
  223.         struct drm_info_node *node = (struct drm_info_node *) m->private;
  224.         struct drm_device *dev = node->minor->dev;
  225.         struct radeon_device *rdev = dev->dev_private;
  226.         uint32_t tmp;
  227.  
  228.         tmp = RREG32(GB_PIPE_SELECT);
  229.         seq_printf(m, "GB_PIPE_SELECT 0x%08x\n", tmp);
  230.         tmp = RREG32(SU_REG_DEST);
  231.         seq_printf(m, "SU_REG_DEST 0x%08x\n", tmp);
  232.         tmp = RREG32(GB_TILE_CONFIG);
  233.         seq_printf(m, "GB_TILE_CONFIG 0x%08x\n", tmp);
  234.         tmp = RREG32(DST_PIPE_CONFIG);
  235.         seq_printf(m, "DST_PIPE_CONFIG 0x%08x\n", tmp);
  236.         return 0;
  237. }
  238.  
  239. static int rv515_debugfs_ga_info(struct seq_file *m, void *data)
  240. {
  241.         struct drm_info_node *node = (struct drm_info_node *) m->private;
  242.         struct drm_device *dev = node->minor->dev;
  243.         struct radeon_device *rdev = dev->dev_private;
  244.         uint32_t tmp;
  245.  
  246.         tmp = RREG32(0x2140);
  247.         seq_printf(m, "VAP_CNTL_STATUS 0x%08x\n", tmp);
  248.         radeon_asic_reset(rdev);
  249.         tmp = RREG32(0x425C);
  250.         seq_printf(m, "GA_IDLE 0x%08x\n", tmp);
  251.         return 0;
  252. }
  253.  
  254. static struct drm_info_list rv515_pipes_info_list[] = {
  255.         {"rv515_pipes_info", rv515_debugfs_pipes_info, 0, NULL},
  256. };
  257.  
  258. static struct drm_info_list rv515_ga_info_list[] = {
  259.         {"rv515_ga_info", rv515_debugfs_ga_info, 0, NULL},
  260. };
  261. #endif
  262.  
  263. int rv515_debugfs_pipes_info_init(struct radeon_device *rdev)
  264. {
  265. #if defined(CONFIG_DEBUG_FS)
  266.         return radeon_debugfs_add_files(rdev, rv515_pipes_info_list, 1);
  267. #else
  268.         return 0;
  269. #endif
  270. }
  271.  
  272. int rv515_debugfs_ga_info_init(struct radeon_device *rdev)
  273. {
  274. #if defined(CONFIG_DEBUG_FS)
  275.         return radeon_debugfs_add_files(rdev, rv515_ga_info_list, 1);
  276. #else
  277.         return 0;
  278. #endif
  279. }
  280.  
  281. void rv515_mc_stop(struct radeon_device *rdev, struct rv515_mc_save *save)
  282. {
  283.         save->d1vga_control = RREG32(R_000330_D1VGA_CONTROL);
  284.         save->d2vga_control = RREG32(R_000338_D2VGA_CONTROL);
  285.         save->vga_render_control = RREG32(R_000300_VGA_RENDER_CONTROL);
  286.         save->vga_hdp_control = RREG32(R_000328_VGA_HDP_CONTROL);
  287.         save->d1crtc_control = RREG32(R_006080_D1CRTC_CONTROL);
  288.         save->d2crtc_control = RREG32(R_006880_D2CRTC_CONTROL);
  289.  
  290.         /* Stop all video */
  291.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 0);
  292.         WREG32(R_000300_VGA_RENDER_CONTROL, 0);
  293.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 1);
  294.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 1);
  295.         WREG32(R_006080_D1CRTC_CONTROL, 0);
  296.         WREG32(R_006880_D2CRTC_CONTROL, 0);
  297.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 0);
  298.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 0);
  299.         WREG32(R_000330_D1VGA_CONTROL, 0);
  300.         WREG32(R_000338_D2VGA_CONTROL, 0);
  301. }
  302.  
  303. void rv515_mc_resume(struct radeon_device *rdev, struct rv515_mc_save *save)
  304. {
  305.         WREG32(R_006110_D1GRPH_PRIMARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  306.         WREG32(R_006118_D1GRPH_SECONDARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  307.         WREG32(R_006910_D2GRPH_PRIMARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  308.         WREG32(R_006918_D2GRPH_SECONDARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  309.         WREG32(R_000310_VGA_MEMORY_BASE_ADDRESS, rdev->mc.vram_start);
  310.         /* Unlock host access */
  311.         WREG32(R_000328_VGA_HDP_CONTROL, save->vga_hdp_control);
  312.         mdelay(1);
  313.         /* Restore video state */
  314.         WREG32(R_000330_D1VGA_CONTROL, save->d1vga_control);
  315.         WREG32(R_000338_D2VGA_CONTROL, save->d2vga_control);
  316.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 1);
  317.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 1);
  318.         WREG32(R_006080_D1CRTC_CONTROL, save->d1crtc_control);
  319.         WREG32(R_006880_D2CRTC_CONTROL, save->d2crtc_control);
  320.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 0);
  321.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 0);
  322.         WREG32(R_000300_VGA_RENDER_CONTROL, save->vga_render_control);
  323. }
  324.  
  325. void rv515_mc_program(struct radeon_device *rdev)
  326. {
  327.         struct rv515_mc_save save;
  328.  
  329.         /* Stops all mc clients */
  330.         rv515_mc_stop(rdev, &save);
  331.  
  332.         /* Wait for mc idle */
  333.         if (rv515_mc_wait_for_idle(rdev))
  334.                 dev_warn(rdev->dev, "Wait MC idle timeout before updating MC.\n");
  335.         /* Write VRAM size in case we are limiting it */
  336.         WREG32(R_0000F8_CONFIG_MEMSIZE, rdev->mc.real_vram_size);
  337.         /* Program MC, should be a 32bits limited address space */
  338.         WREG32_MC(R_000001_MC_FB_LOCATION,
  339.                         S_000001_MC_FB_START(rdev->mc.vram_start >> 16) |
  340.                         S_000001_MC_FB_TOP(rdev->mc.vram_end >> 16));
  341.         WREG32(R_000134_HDP_FB_LOCATION,
  342.                 S_000134_HDP_FB_START(rdev->mc.vram_start >> 16));
  343.         if (rdev->flags & RADEON_IS_AGP) {
  344.                 WREG32_MC(R_000002_MC_AGP_LOCATION,
  345.                         S_000002_MC_AGP_START(rdev->mc.gtt_start >> 16) |
  346.                         S_000002_MC_AGP_TOP(rdev->mc.gtt_end >> 16));
  347.                 WREG32_MC(R_000003_MC_AGP_BASE, lower_32_bits(rdev->mc.agp_base));
  348.                 WREG32_MC(R_000004_MC_AGP_BASE_2,
  349.                         S_000004_AGP_BASE_ADDR_2(upper_32_bits(rdev->mc.agp_base)));
  350.         } else {
  351.                 WREG32_MC(R_000002_MC_AGP_LOCATION, 0xFFFFFFFF);
  352.                 WREG32_MC(R_000003_MC_AGP_BASE, 0);
  353.                 WREG32_MC(R_000004_MC_AGP_BASE_2, 0);
  354.         }
  355.  
  356.         rv515_mc_resume(rdev, &save);
  357. }
  358.  
  359. void rv515_clock_startup(struct radeon_device *rdev)
  360. {
  361.         if (radeon_dynclks != -1 && radeon_dynclks)
  362.                 radeon_atom_set_clock_gating(rdev, 1);
  363.         /* We need to force on some of the block */
  364.         WREG32_PLL(R_00000F_CP_DYN_CNTL,
  365.                 RREG32_PLL(R_00000F_CP_DYN_CNTL) | S_00000F_CP_FORCEON(1));
  366.         WREG32_PLL(R_000011_E2_DYN_CNTL,
  367.                 RREG32_PLL(R_000011_E2_DYN_CNTL) | S_000011_E2_FORCEON(1));
  368.         WREG32_PLL(R_000013_IDCT_DYN_CNTL,
  369.                 RREG32_PLL(R_000013_IDCT_DYN_CNTL) | S_000013_IDCT_FORCEON(1));
  370. }
  371.  
  372. static int rv515_startup(struct radeon_device *rdev)
  373. {
  374.         int r;
  375.  
  376.         rv515_mc_program(rdev);
  377.         /* Resume clock */
  378.         rv515_clock_startup(rdev);
  379.         /* Initialize GPU configuration (# pipes, ...) */
  380.         rv515_gpu_init(rdev);
  381.         /* Initialize GART (initialize after TTM so we can allocate
  382.          * memory through TTM but finalize after TTM) */
  383.         if (rdev->flags & RADEON_IS_PCIE) {
  384.                 r = rv370_pcie_gart_enable(rdev);
  385.                 if (r)
  386.                         return r;
  387.         }
  388.         /* Enable IRQ */
  389. //      rs600_irq_set(rdev);
  390.         rdev->config.r300.hdp_cntl = RREG32(RADEON_HOST_PATH_CNTL);
  391.         /* 1M ring buffer */
  392.         r = r100_cp_init(rdev, 1024 * 1024);
  393.         if (r) {
  394.                 dev_err(rdev->dev, "failed initializing CP (%d).\n", r);
  395.                 return r;
  396.         }
  397. //      r = r100_ib_init(rdev);
  398. //      if (r) {
  399. //              dev_err(rdev->dev, "failled initializing IB (%d).\n", r);
  400. //              return r;
  401. //      }
  402.         return 0;
  403. }
  404.  
  405.  
  406. void rv515_set_safe_registers(struct radeon_device *rdev)
  407. {
  408.         rdev->config.r300.reg_safe_bm = rv515_reg_safe_bm;
  409.         rdev->config.r300.reg_safe_bm_size = ARRAY_SIZE(rv515_reg_safe_bm);
  410. }
  411.  
  412. int rv515_init(struct radeon_device *rdev)
  413. {
  414.         int r;
  415.  
  416.         /* Initialize scratch registers */
  417.         radeon_scratch_init(rdev);
  418.         /* Initialize surface registers */
  419.         radeon_surface_init(rdev);
  420.         /* TODO: disable VGA need to use VGA request */
  421.         /* restore some register to sane defaults */
  422.         r100_restore_sanity(rdev);
  423.         /* BIOS*/
  424.         if (!radeon_get_bios(rdev)) {
  425.                 if (ASIC_IS_AVIVO(rdev))
  426.                         return -EINVAL;
  427.         }
  428.         if (rdev->is_atom_bios) {
  429.                 r = radeon_atombios_init(rdev);
  430.                 if (r)
  431.                         return r;
  432.         } else {
  433.                 dev_err(rdev->dev, "Expecting atombios for RV515 GPU\n");
  434.                 return -EINVAL;
  435.         }
  436.         /* Reset gpu before posting otherwise ATOM will enter infinite loop */
  437.         if (radeon_asic_reset(rdev)) {
  438.                 dev_warn(rdev->dev,
  439.                         "GPU reset failed ! (0xE40=0x%08X, 0x7C0=0x%08X)\n",
  440.                         RREG32(R_000E40_RBBM_STATUS),
  441.                         RREG32(R_0007C0_CP_STAT));
  442.         }
  443.         /* check if cards are posted or not */
  444.         if (radeon_boot_test_post_card(rdev) == false)
  445.                 return -EINVAL;
  446.         /* Initialize clocks */
  447.         radeon_get_clock_info(rdev->ddev);
  448.         /* initialize AGP */
  449.         if (rdev->flags & RADEON_IS_AGP) {
  450.                 r = radeon_agp_init(rdev);
  451.                 if (r) {
  452.                         radeon_agp_disable(rdev);
  453.                 }
  454.         }
  455.         /* initialize memory controller */
  456.         rv515_mc_init(rdev);
  457.         rv515_debugfs(rdev);
  458.         /* Fence driver */
  459. //   r = radeon_fence_driver_init(rdev);
  460. //   if (r)
  461. //       return r;
  462. //      r = radeon_irq_kms_init(rdev);
  463. //      if (r)
  464. //              return r;
  465.         /* Memory manager */
  466.         r = radeon_bo_init(rdev);
  467.         if (r)
  468.                 return r;
  469.         r = rv370_pcie_gart_init(rdev);
  470.         if (r)
  471.                 return r;
  472.         rv515_set_safe_registers(rdev);
  473.         rdev->accel_working = true;
  474.         r = rv515_startup(rdev);
  475.         if (r) {
  476.                 /* Somethings want wront with the accel init stop accel */
  477.                 dev_err(rdev->dev, "Disabling GPU acceleration\n");
  478. //              r100_cp_fini(rdev);
  479. //              r100_wb_fini(rdev);
  480. //              r100_ib_fini(rdev);
  481.                 rv370_pcie_gart_fini(rdev);
  482. //              radeon_agp_fini(rdev);
  483.                 rdev->accel_working = false;
  484.         }
  485.         return 0;
  486. }
  487.  
  488. void atom_rv515_force_tv_scaler(struct radeon_device *rdev, struct radeon_crtc *crtc)
  489. {
  490.         int index_reg = 0x6578 + crtc->crtc_offset;
  491.         int data_reg = 0x657c + crtc->crtc_offset;
  492.  
  493.         WREG32(0x659C + crtc->crtc_offset, 0x0);
  494.         WREG32(0x6594 + crtc->crtc_offset, 0x705);
  495.         WREG32(0x65A4 + crtc->crtc_offset, 0x10001);
  496.         WREG32(0x65D8 + crtc->crtc_offset, 0x0);
  497.         WREG32(0x65B0 + crtc->crtc_offset, 0x0);
  498.         WREG32(0x65C0 + crtc->crtc_offset, 0x0);
  499.         WREG32(0x65D4 + crtc->crtc_offset, 0x0);
  500.         WREG32(index_reg, 0x0);
  501.         WREG32(data_reg, 0x841880A8);
  502.         WREG32(index_reg, 0x1);
  503.         WREG32(data_reg, 0x84208680);
  504.         WREG32(index_reg, 0x2);
  505.         WREG32(data_reg, 0xBFF880B0);
  506.         WREG32(index_reg, 0x100);
  507.         WREG32(data_reg, 0x83D88088);
  508.         WREG32(index_reg, 0x101);
  509.         WREG32(data_reg, 0x84608680);
  510.         WREG32(index_reg, 0x102);
  511.         WREG32(data_reg, 0xBFF080D0);
  512.         WREG32(index_reg, 0x200);
  513.         WREG32(data_reg, 0x83988068);
  514.         WREG32(index_reg, 0x201);
  515.         WREG32(data_reg, 0x84A08680);
  516.         WREG32(index_reg, 0x202);
  517.         WREG32(data_reg, 0xBFF080F8);
  518.         WREG32(index_reg, 0x300);
  519.         WREG32(data_reg, 0x83588058);
  520.         WREG32(index_reg, 0x301);
  521.         WREG32(data_reg, 0x84E08660);
  522.         WREG32(index_reg, 0x302);
  523.         WREG32(data_reg, 0xBFF88120);
  524.         WREG32(index_reg, 0x400);
  525.         WREG32(data_reg, 0x83188040);
  526.         WREG32(index_reg, 0x401);
  527.         WREG32(data_reg, 0x85008660);
  528.         WREG32(index_reg, 0x402);
  529.         WREG32(data_reg, 0xBFF88150);
  530.         WREG32(index_reg, 0x500);
  531.         WREG32(data_reg, 0x82D88030);
  532.         WREG32(index_reg, 0x501);
  533.         WREG32(data_reg, 0x85408640);
  534.         WREG32(index_reg, 0x502);
  535.         WREG32(data_reg, 0xBFF88180);
  536.         WREG32(index_reg, 0x600);
  537.         WREG32(data_reg, 0x82A08018);
  538.         WREG32(index_reg, 0x601);
  539.         WREG32(data_reg, 0x85808620);
  540.         WREG32(index_reg, 0x602);
  541.         WREG32(data_reg, 0xBFF081B8);
  542.         WREG32(index_reg, 0x700);
  543.         WREG32(data_reg, 0x82608010);
  544.         WREG32(index_reg, 0x701);
  545.         WREG32(data_reg, 0x85A08600);
  546.         WREG32(index_reg, 0x702);
  547.         WREG32(data_reg, 0x800081F0);
  548.         WREG32(index_reg, 0x800);
  549.         WREG32(data_reg, 0x8228BFF8);
  550.         WREG32(index_reg, 0x801);
  551.         WREG32(data_reg, 0x85E085E0);
  552.         WREG32(index_reg, 0x802);
  553.         WREG32(data_reg, 0xBFF88228);
  554.         WREG32(index_reg, 0x10000);
  555.         WREG32(data_reg, 0x82A8BF00);
  556.         WREG32(index_reg, 0x10001);
  557.         WREG32(data_reg, 0x82A08CC0);
  558.         WREG32(index_reg, 0x10002);
  559.         WREG32(data_reg, 0x8008BEF8);
  560.         WREG32(index_reg, 0x10100);
  561.         WREG32(data_reg, 0x81F0BF28);
  562.         WREG32(index_reg, 0x10101);
  563.         WREG32(data_reg, 0x83608CA0);
  564.         WREG32(index_reg, 0x10102);
  565.         WREG32(data_reg, 0x8018BED0);
  566.         WREG32(index_reg, 0x10200);
  567.         WREG32(data_reg, 0x8148BF38);
  568.         WREG32(index_reg, 0x10201);
  569.         WREG32(data_reg, 0x84408C80);
  570.         WREG32(index_reg, 0x10202);
  571.         WREG32(data_reg, 0x8008BEB8);
  572.         WREG32(index_reg, 0x10300);
  573.         WREG32(data_reg, 0x80B0BF78);
  574.         WREG32(index_reg, 0x10301);
  575.         WREG32(data_reg, 0x85008C20);
  576.         WREG32(index_reg, 0x10302);
  577.         WREG32(data_reg, 0x8020BEA0);
  578.         WREG32(index_reg, 0x10400);
  579.         WREG32(data_reg, 0x8028BF90);
  580.         WREG32(index_reg, 0x10401);
  581.         WREG32(data_reg, 0x85E08BC0);
  582.         WREG32(index_reg, 0x10402);
  583.         WREG32(data_reg, 0x8018BE90);
  584.         WREG32(index_reg, 0x10500);
  585.         WREG32(data_reg, 0xBFB8BFB0);
  586.         WREG32(index_reg, 0x10501);
  587.         WREG32(data_reg, 0x86C08B40);
  588.         WREG32(index_reg, 0x10502);
  589.         WREG32(data_reg, 0x8010BE90);
  590.         WREG32(index_reg, 0x10600);
  591.         WREG32(data_reg, 0xBF58BFC8);
  592.         WREG32(index_reg, 0x10601);
  593.         WREG32(data_reg, 0x87A08AA0);
  594.         WREG32(index_reg, 0x10602);
  595.         WREG32(data_reg, 0x8010BE98);
  596.         WREG32(index_reg, 0x10700);
  597.         WREG32(data_reg, 0xBF10BFF0);
  598.         WREG32(index_reg, 0x10701);
  599.         WREG32(data_reg, 0x886089E0);
  600.         WREG32(index_reg, 0x10702);
  601.         WREG32(data_reg, 0x8018BEB0);
  602.         WREG32(index_reg, 0x10800);
  603.         WREG32(data_reg, 0xBED8BFE8);
  604.         WREG32(index_reg, 0x10801);
  605.         WREG32(data_reg, 0x89408940);
  606.         WREG32(index_reg, 0x10802);
  607.         WREG32(data_reg, 0xBFE8BED8);
  608.         WREG32(index_reg, 0x20000);
  609.         WREG32(data_reg, 0x80008000);
  610.         WREG32(index_reg, 0x20001);
  611.         WREG32(data_reg, 0x90008000);
  612.         WREG32(index_reg, 0x20002);
  613.         WREG32(data_reg, 0x80008000);
  614.         WREG32(index_reg, 0x20003);
  615.         WREG32(data_reg, 0x80008000);
  616.         WREG32(index_reg, 0x20100);
  617.         WREG32(data_reg, 0x80108000);
  618.         WREG32(index_reg, 0x20101);
  619.         WREG32(data_reg, 0x8FE0BF70);
  620.         WREG32(index_reg, 0x20102);
  621.         WREG32(data_reg, 0xBFE880C0);
  622.         WREG32(index_reg, 0x20103);
  623.         WREG32(data_reg, 0x80008000);
  624.         WREG32(index_reg, 0x20200);
  625.         WREG32(data_reg, 0x8018BFF8);
  626.         WREG32(index_reg, 0x20201);
  627.         WREG32(data_reg, 0x8F80BF08);
  628.         WREG32(index_reg, 0x20202);
  629.         WREG32(data_reg, 0xBFD081A0);
  630.         WREG32(index_reg, 0x20203);
  631.         WREG32(data_reg, 0xBFF88000);
  632.         WREG32(index_reg, 0x20300);
  633.         WREG32(data_reg, 0x80188000);
  634.         WREG32(index_reg, 0x20301);
  635.         WREG32(data_reg, 0x8EE0BEC0);
  636.         WREG32(index_reg, 0x20302);
  637.         WREG32(data_reg, 0xBFB082A0);
  638.         WREG32(index_reg, 0x20303);
  639.         WREG32(data_reg, 0x80008000);
  640.         WREG32(index_reg, 0x20400);
  641.         WREG32(data_reg, 0x80188000);
  642.         WREG32(index_reg, 0x20401);
  643.         WREG32(data_reg, 0x8E00BEA0);
  644.         WREG32(index_reg, 0x20402);
  645.         WREG32(data_reg, 0xBF8883C0);
  646.         WREG32(index_reg, 0x20403);
  647.         WREG32(data_reg, 0x80008000);
  648.         WREG32(index_reg, 0x20500);
  649.         WREG32(data_reg, 0x80188000);
  650.         WREG32(index_reg, 0x20501);
  651.         WREG32(data_reg, 0x8D00BE90);
  652.         WREG32(index_reg, 0x20502);
  653.         WREG32(data_reg, 0xBF588500);
  654.         WREG32(index_reg, 0x20503);
  655.         WREG32(data_reg, 0x80008008);
  656.         WREG32(index_reg, 0x20600);
  657.         WREG32(data_reg, 0x80188000);
  658.         WREG32(index_reg, 0x20601);
  659.         WREG32(data_reg, 0x8BC0BE98);
  660.         WREG32(index_reg, 0x20602);
  661.         WREG32(data_reg, 0xBF308660);
  662.         WREG32(index_reg, 0x20603);
  663.         WREG32(data_reg, 0x80008008);
  664.         WREG32(index_reg, 0x20700);
  665.         WREG32(data_reg, 0x80108000);
  666.         WREG32(index_reg, 0x20701);
  667.         WREG32(data_reg, 0x8A80BEB0);
  668.         WREG32(index_reg, 0x20702);
  669.         WREG32(data_reg, 0xBF0087C0);
  670.         WREG32(index_reg, 0x20703);
  671.         WREG32(data_reg, 0x80008008);
  672.         WREG32(index_reg, 0x20800);
  673.         WREG32(data_reg, 0x80108000);
  674.         WREG32(index_reg, 0x20801);
  675.         WREG32(data_reg, 0x8920BED0);
  676.         WREG32(index_reg, 0x20802);
  677.         WREG32(data_reg, 0xBED08920);
  678.         WREG32(index_reg, 0x20803);
  679.         WREG32(data_reg, 0x80008010);
  680.         WREG32(index_reg, 0x30000);
  681.         WREG32(data_reg, 0x90008000);
  682.         WREG32(index_reg, 0x30001);
  683.         WREG32(data_reg, 0x80008000);
  684.         WREG32(index_reg, 0x30100);
  685.         WREG32(data_reg, 0x8FE0BF90);
  686.         WREG32(index_reg, 0x30101);
  687.         WREG32(data_reg, 0xBFF880A0);
  688.         WREG32(index_reg, 0x30200);
  689.         WREG32(data_reg, 0x8F60BF40);
  690.         WREG32(index_reg, 0x30201);
  691.         WREG32(data_reg, 0xBFE88180);
  692.         WREG32(index_reg, 0x30300);
  693.         WREG32(data_reg, 0x8EC0BF00);
  694.         WREG32(index_reg, 0x30301);
  695.         WREG32(data_reg, 0xBFC88280);
  696.         WREG32(index_reg, 0x30400);
  697.         WREG32(data_reg, 0x8DE0BEE0);
  698.         WREG32(index_reg, 0x30401);
  699.         WREG32(data_reg, 0xBFA083A0);
  700.         WREG32(index_reg, 0x30500);
  701.         WREG32(data_reg, 0x8CE0BED0);
  702.         WREG32(index_reg, 0x30501);
  703.         WREG32(data_reg, 0xBF7884E0);
  704.         WREG32(index_reg, 0x30600);
  705.         WREG32(data_reg, 0x8BA0BED8);
  706.         WREG32(index_reg, 0x30601);
  707.         WREG32(data_reg, 0xBF508640);
  708.         WREG32(index_reg, 0x30700);
  709.         WREG32(data_reg, 0x8A60BEE8);
  710.         WREG32(index_reg, 0x30701);
  711.         WREG32(data_reg, 0xBF2087A0);
  712.         WREG32(index_reg, 0x30800);
  713.         WREG32(data_reg, 0x8900BF00);
  714.         WREG32(index_reg, 0x30801);
  715.         WREG32(data_reg, 0xBF008900);
  716. }
  717.  
  718. struct rv515_watermark {
  719.         u32        lb_request_fifo_depth;
  720.         fixed20_12 num_line_pair;
  721.         fixed20_12 estimated_width;
  722.         fixed20_12 worst_case_latency;
  723.         fixed20_12 consumption_rate;
  724.         fixed20_12 active_time;
  725.         fixed20_12 dbpp;
  726.         fixed20_12 priority_mark_max;
  727.         fixed20_12 priority_mark;
  728.         fixed20_12 sclk;
  729. };
  730.  
  731. void rv515_crtc_bandwidth_compute(struct radeon_device *rdev,
  732.                                   struct radeon_crtc *crtc,
  733.                                   struct rv515_watermark *wm)
  734. {
  735.         struct drm_display_mode *mode = &crtc->base.mode;
  736.         fixed20_12 a, b, c;
  737.         fixed20_12 pclk, request_fifo_depth, tolerable_latency, estimated_width;
  738.         fixed20_12 consumption_time, line_time, chunk_time, read_delay_latency;
  739.  
  740.         if (!crtc->base.enabled) {
  741.                 /* FIXME: wouldn't it better to set priority mark to maximum */
  742.                 wm->lb_request_fifo_depth = 4;
  743.                 return;
  744.         }
  745.  
  746.         if (crtc->vsc.full > dfixed_const(2))
  747.                 wm->num_line_pair.full = dfixed_const(2);
  748.         else
  749.                 wm->num_line_pair.full = dfixed_const(1);
  750.  
  751.         b.full = dfixed_const(mode->crtc_hdisplay);
  752.         c.full = dfixed_const(256);
  753.         a.full = dfixed_div(b, c);
  754.         request_fifo_depth.full = dfixed_mul(a, wm->num_line_pair);
  755.         request_fifo_depth.full = dfixed_ceil(request_fifo_depth);
  756.         if (a.full < dfixed_const(4)) {
  757.                 wm->lb_request_fifo_depth = 4;
  758.         } else {
  759.                 wm->lb_request_fifo_depth = dfixed_trunc(request_fifo_depth);
  760.         }
  761.  
  762.         /* Determine consumption rate
  763.          *  pclk = pixel clock period(ns) = 1000 / (mode.clock / 1000)
  764.          *  vtaps = number of vertical taps,
  765.          *  vsc = vertical scaling ratio, defined as source/destination
  766.          *  hsc = horizontal scaling ration, defined as source/destination
  767.          */
  768.         a.full = dfixed_const(mode->clock);
  769.         b.full = dfixed_const(1000);
  770.         a.full = dfixed_div(a, b);
  771.         pclk.full = dfixed_div(b, a);
  772.         if (crtc->rmx_type != RMX_OFF) {
  773.                 b.full = dfixed_const(2);
  774.                 if (crtc->vsc.full > b.full)
  775.                         b.full = crtc->vsc.full;
  776.                 b.full = dfixed_mul(b, crtc->hsc);
  777.                 c.full = dfixed_const(2);
  778.                 b.full = dfixed_div(b, c);
  779.                 consumption_time.full = dfixed_div(pclk, b);
  780.         } else {
  781.                 consumption_time.full = pclk.full;
  782.         }
  783.         a.full = dfixed_const(1);
  784.         wm->consumption_rate.full = dfixed_div(a, consumption_time);
  785.  
  786.  
  787.         /* Determine line time
  788.          *  LineTime = total time for one line of displayhtotal
  789.          *  LineTime = total number of horizontal pixels
  790.          *  pclk = pixel clock period(ns)
  791.          */
  792.         a.full = dfixed_const(crtc->base.mode.crtc_htotal);
  793.         line_time.full = dfixed_mul(a, pclk);
  794.  
  795.         /* Determine active time
  796.          *  ActiveTime = time of active region of display within one line,
  797.          *  hactive = total number of horizontal active pixels
  798.          *  htotal = total number of horizontal pixels
  799.          */
  800.         a.full = dfixed_const(crtc->base.mode.crtc_htotal);
  801.         b.full = dfixed_const(crtc->base.mode.crtc_hdisplay);
  802.         wm->active_time.full = dfixed_mul(line_time, b);
  803.         wm->active_time.full = dfixed_div(wm->active_time, a);
  804.  
  805.         /* Determine chunk time
  806.          * ChunkTime = the time it takes the DCP to send one chunk of data
  807.          * to the LB which consists of pipeline delay and inter chunk gap
  808.          * sclk = system clock(Mhz)
  809.          */
  810.         a.full = dfixed_const(600 * 1000);
  811.         chunk_time.full = dfixed_div(a, rdev->pm.sclk);
  812.         read_delay_latency.full = dfixed_const(1000);
  813.  
  814.         /* Determine the worst case latency
  815.          * NumLinePair = Number of line pairs to request(1=2 lines, 2=4 lines)
  816.          * WorstCaseLatency = worst case time from urgent to when the MC starts
  817.          *                    to return data
  818.          * READ_DELAY_IDLE_MAX = constant of 1us
  819.          * ChunkTime = time it takes the DCP to send one chunk of data to the LB
  820.          *             which consists of pipeline delay and inter chunk gap
  821.          */
  822.         if (dfixed_trunc(wm->num_line_pair) > 1) {
  823.                 a.full = dfixed_const(3);
  824.                 wm->worst_case_latency.full = dfixed_mul(a, chunk_time);
  825.                 wm->worst_case_latency.full += read_delay_latency.full;
  826.         } else {
  827.                 wm->worst_case_latency.full = chunk_time.full + read_delay_latency.full;
  828.         }
  829.  
  830.         /* Determine the tolerable latency
  831.          * TolerableLatency = Any given request has only 1 line time
  832.          *                    for the data to be returned
  833.          * LBRequestFifoDepth = Number of chunk requests the LB can
  834.          *                      put into the request FIFO for a display
  835.          *  LineTime = total time for one line of display
  836.          *  ChunkTime = the time it takes the DCP to send one chunk
  837.          *              of data to the LB which consists of
  838.          *  pipeline delay and inter chunk gap
  839.          */
  840.         if ((2+wm->lb_request_fifo_depth) >= dfixed_trunc(request_fifo_depth)) {
  841.                 tolerable_latency.full = line_time.full;
  842.         } else {
  843.                 tolerable_latency.full = dfixed_const(wm->lb_request_fifo_depth - 2);
  844.                 tolerable_latency.full = request_fifo_depth.full - tolerable_latency.full;
  845.                 tolerable_latency.full = dfixed_mul(tolerable_latency, chunk_time);
  846.                 tolerable_latency.full = line_time.full - tolerable_latency.full;
  847.         }
  848.         /* We assume worst case 32bits (4 bytes) */
  849.         wm->dbpp.full = dfixed_const(2 * 16);
  850.  
  851.         /* Determine the maximum priority mark
  852.          *  width = viewport width in pixels
  853.          */
  854.         a.full = dfixed_const(16);
  855.         wm->priority_mark_max.full = dfixed_const(crtc->base.mode.crtc_hdisplay);
  856.         wm->priority_mark_max.full = dfixed_div(wm->priority_mark_max, a);
  857.         wm->priority_mark_max.full = dfixed_ceil(wm->priority_mark_max);
  858.  
  859.         /* Determine estimated width */
  860.         estimated_width.full = tolerable_latency.full - wm->worst_case_latency.full;
  861.         estimated_width.full = dfixed_div(estimated_width, consumption_time);
  862.         if (dfixed_trunc(estimated_width) > crtc->base.mode.crtc_hdisplay) {
  863.                 wm->priority_mark.full = wm->priority_mark_max.full;
  864.         } else {
  865.                 a.full = dfixed_const(16);
  866.                 wm->priority_mark.full = dfixed_div(estimated_width, a);
  867.                 wm->priority_mark.full = dfixed_ceil(wm->priority_mark);
  868.                 wm->priority_mark.full = wm->priority_mark_max.full - wm->priority_mark.full;
  869.         }
  870. }
  871.  
  872. void rv515_bandwidth_avivo_update(struct radeon_device *rdev)
  873. {
  874.         struct drm_display_mode *mode0 = NULL;
  875.         struct drm_display_mode *mode1 = NULL;
  876.         struct rv515_watermark wm0;
  877.         struct rv515_watermark wm1;
  878.         u32 tmp;
  879.         u32 d1mode_priority_a_cnt = MODE_PRIORITY_OFF;
  880.         u32 d2mode_priority_a_cnt = MODE_PRIORITY_OFF;
  881.         fixed20_12 priority_mark02, priority_mark12, fill_rate;
  882.         fixed20_12 a, b;
  883.  
  884.         if (rdev->mode_info.crtcs[0]->base.enabled)
  885.                 mode0 = &rdev->mode_info.crtcs[0]->base.mode;
  886.         if (rdev->mode_info.crtcs[1]->base.enabled)
  887.                 mode1 = &rdev->mode_info.crtcs[1]->base.mode;
  888.         rs690_line_buffer_adjust(rdev, mode0, mode1);
  889.  
  890.         rv515_crtc_bandwidth_compute(rdev, rdev->mode_info.crtcs[0], &wm0);
  891.         rv515_crtc_bandwidth_compute(rdev, rdev->mode_info.crtcs[1], &wm1);
  892.  
  893.         tmp = wm0.lb_request_fifo_depth;
  894.         tmp |= wm1.lb_request_fifo_depth << 16;
  895.         WREG32(LB_MAX_REQ_OUTSTANDING, tmp);
  896.  
  897.         if (mode0 && mode1) {
  898.                 if (dfixed_trunc(wm0.dbpp) > 64)
  899.                         a.full = dfixed_div(wm0.dbpp, wm0.num_line_pair);
  900.                 else
  901.                         a.full = wm0.num_line_pair.full;
  902.                 if (dfixed_trunc(wm1.dbpp) > 64)
  903.                         b.full = dfixed_div(wm1.dbpp, wm1.num_line_pair);
  904.                 else
  905.                         b.full = wm1.num_line_pair.full;
  906.                 a.full += b.full;
  907.                 fill_rate.full = dfixed_div(wm0.sclk, a);
  908.                 if (wm0.consumption_rate.full > fill_rate.full) {
  909.                         b.full = wm0.consumption_rate.full - fill_rate.full;
  910.                         b.full = dfixed_mul(b, wm0.active_time);
  911.                         a.full = dfixed_const(16);
  912.                         b.full = dfixed_div(b, a);
  913.                         a.full = dfixed_mul(wm0.worst_case_latency,
  914.                                                 wm0.consumption_rate);
  915.                         priority_mark02.full = a.full + b.full;
  916.                 } else {
  917.                         a.full = dfixed_mul(wm0.worst_case_latency,
  918.                                                 wm0.consumption_rate);
  919.                         b.full = dfixed_const(16 * 1000);
  920.                         priority_mark02.full = dfixed_div(a, b);
  921.                 }
  922.                 if (wm1.consumption_rate.full > fill_rate.full) {
  923.                         b.full = wm1.consumption_rate.full - fill_rate.full;
  924.                         b.full = dfixed_mul(b, wm1.active_time);
  925.                         a.full = dfixed_const(16);
  926.                         b.full = dfixed_div(b, a);
  927.                         a.full = dfixed_mul(wm1.worst_case_latency,
  928.                                                 wm1.consumption_rate);
  929.                         priority_mark12.full = a.full + b.full;
  930.                 } else {
  931.                         a.full = dfixed_mul(wm1.worst_case_latency,
  932.                                                 wm1.consumption_rate);
  933.                         b.full = dfixed_const(16 * 1000);
  934.                         priority_mark12.full = dfixed_div(a, b);
  935.                 }
  936.                 if (wm0.priority_mark.full > priority_mark02.full)
  937.                         priority_mark02.full = wm0.priority_mark.full;
  938.                 if (dfixed_trunc(priority_mark02) < 0)
  939.                         priority_mark02.full = 0;
  940.                 if (wm0.priority_mark_max.full > priority_mark02.full)
  941.                         priority_mark02.full = wm0.priority_mark_max.full;
  942.                 if (wm1.priority_mark.full > priority_mark12.full)
  943.                         priority_mark12.full = wm1.priority_mark.full;
  944.                 if (dfixed_trunc(priority_mark12) < 0)
  945.                         priority_mark12.full = 0;
  946.                 if (wm1.priority_mark_max.full > priority_mark12.full)
  947.                         priority_mark12.full = wm1.priority_mark_max.full;
  948.                 d1mode_priority_a_cnt = dfixed_trunc(priority_mark02);
  949.                 d2mode_priority_a_cnt = dfixed_trunc(priority_mark12);
  950.                 if (rdev->disp_priority == 2) {
  951.                         d1mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  952.                         d2mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  953.                 }
  954.         } else if (mode0) {
  955.                 if (dfixed_trunc(wm0.dbpp) > 64)
  956.                         a.full = dfixed_div(wm0.dbpp, wm0.num_line_pair);
  957.                 else
  958.                         a.full = wm0.num_line_pair.full;
  959.                 fill_rate.full = dfixed_div(wm0.sclk, a);
  960.                 if (wm0.consumption_rate.full > fill_rate.full) {
  961.                         b.full = wm0.consumption_rate.full - fill_rate.full;
  962.                         b.full = dfixed_mul(b, wm0.active_time);
  963.                         a.full = dfixed_const(16);
  964.                         b.full = dfixed_div(b, a);
  965.                         a.full = dfixed_mul(wm0.worst_case_latency,
  966.                                                 wm0.consumption_rate);
  967.                         priority_mark02.full = a.full + b.full;
  968.                 } else {
  969.                         a.full = dfixed_mul(wm0.worst_case_latency,
  970.                                                 wm0.consumption_rate);
  971.                         b.full = dfixed_const(16);
  972.                         priority_mark02.full = dfixed_div(a, b);
  973.                 }
  974.                 if (wm0.priority_mark.full > priority_mark02.full)
  975.                         priority_mark02.full = wm0.priority_mark.full;
  976.                 if (dfixed_trunc(priority_mark02) < 0)
  977.                         priority_mark02.full = 0;
  978.                 if (wm0.priority_mark_max.full > priority_mark02.full)
  979.                         priority_mark02.full = wm0.priority_mark_max.full;
  980.                 d1mode_priority_a_cnt = dfixed_trunc(priority_mark02);
  981.                 if (rdev->disp_priority == 2)
  982.                         d1mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  983.         } else if (mode1) {
  984.                 if (dfixed_trunc(wm1.dbpp) > 64)
  985.                         a.full = dfixed_div(wm1.dbpp, wm1.num_line_pair);
  986.                 else
  987.                         a.full = wm1.num_line_pair.full;
  988.                 fill_rate.full = dfixed_div(wm1.sclk, a);
  989.                 if (wm1.consumption_rate.full > fill_rate.full) {
  990.                         b.full = wm1.consumption_rate.full - fill_rate.full;
  991.                         b.full = dfixed_mul(b, wm1.active_time);
  992.                         a.full = dfixed_const(16);
  993.                         b.full = dfixed_div(b, a);
  994.                         a.full = dfixed_mul(wm1.worst_case_latency,
  995.                                                 wm1.consumption_rate);
  996.                         priority_mark12.full = a.full + b.full;
  997.                 } else {
  998.                         a.full = dfixed_mul(wm1.worst_case_latency,
  999.                                                 wm1.consumption_rate);
  1000.                         b.full = dfixed_const(16 * 1000);
  1001.                         priority_mark12.full = dfixed_div(a, b);
  1002.                 }
  1003.                 if (wm1.priority_mark.full > priority_mark12.full)
  1004.                         priority_mark12.full = wm1.priority_mark.full;
  1005.                 if (dfixed_trunc(priority_mark12) < 0)
  1006.                         priority_mark12.full = 0;
  1007.                 if (wm1.priority_mark_max.full > priority_mark12.full)
  1008.                         priority_mark12.full = wm1.priority_mark_max.full;
  1009.                 d2mode_priority_a_cnt = dfixed_trunc(priority_mark12);
  1010.                 if (rdev->disp_priority == 2)
  1011.                         d2mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  1012.         }
  1013.  
  1014.         WREG32(D1MODE_PRIORITY_A_CNT, d1mode_priority_a_cnt);
  1015.         WREG32(D1MODE_PRIORITY_B_CNT, d1mode_priority_a_cnt);
  1016.                 WREG32(D2MODE_PRIORITY_A_CNT, d2mode_priority_a_cnt);
  1017.                 WREG32(D2MODE_PRIORITY_B_CNT, d2mode_priority_a_cnt);
  1018. }
  1019.  
  1020. void rv515_bandwidth_update(struct radeon_device *rdev)
  1021. {
  1022.         uint32_t tmp;
  1023.         struct drm_display_mode *mode0 = NULL;
  1024.         struct drm_display_mode *mode1 = NULL;
  1025.  
  1026.         radeon_update_display_priority(rdev);
  1027.  
  1028.         if (rdev->mode_info.crtcs[0]->base.enabled)
  1029.                 mode0 = &rdev->mode_info.crtcs[0]->base.mode;
  1030.         if (rdev->mode_info.crtcs[1]->base.enabled)
  1031.                 mode1 = &rdev->mode_info.crtcs[1]->base.mode;
  1032.         /*
  1033.          * Set display0/1 priority up in the memory controller for
  1034.          * modes if the user specifies HIGH for displaypriority
  1035.          * option.
  1036.          */
  1037.         if ((rdev->disp_priority == 2) &&
  1038.             (rdev->family == CHIP_RV515)) {
  1039.                 tmp = RREG32_MC(MC_MISC_LAT_TIMER);
  1040.                 tmp &= ~MC_DISP1R_INIT_LAT_MASK;
  1041.                 tmp &= ~MC_DISP0R_INIT_LAT_MASK;
  1042.                 if (mode1)
  1043.                         tmp |= (1 << MC_DISP1R_INIT_LAT_SHIFT);
  1044.                 if (mode0)
  1045.                         tmp |= (1 << MC_DISP0R_INIT_LAT_SHIFT);
  1046.                 WREG32_MC(MC_MISC_LAT_TIMER, tmp);
  1047.         }
  1048.         rv515_bandwidth_avivo_update(rdev);
  1049. }
  1050.