Subversion Repositories Kolibri OS

Rev

Rev 1403 | Rev 1428 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /*
  2.  * Copyright 2008 Advanced Micro Devices, Inc.
  3.  * Copyright 2008 Red Hat Inc.
  4.  * Copyright 2009 Jerome Glisse.
  5.  *
  6.  * Permission is hereby granted, free of charge, to any person obtaining a
  7.  * copy of this software and associated documentation files (the "Software"),
  8.  * to deal in the Software without restriction, including without limitation
  9.  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10.  * and/or sell copies of the Software, and to permit persons to whom the
  11.  * Software is furnished to do so, subject to the following conditions:
  12.  *
  13.  * The above copyright notice and this permission notice shall be included in
  14.  * all copies or substantial portions of the Software.
  15.  *
  16.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17.  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18.  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19.  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20.  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21.  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22.  * OTHER DEALINGS IN THE SOFTWARE.
  23.  *
  24.  * Authors: Dave Airlie
  25.  *          Alex Deucher
  26.  *          Jerome Glisse
  27.  */
  28. #include <linux/seq_file.h>
  29. #include "drmP.h"
  30. #include "rv515d.h"
  31. #include "radeon.h"
  32. #include "atom.h"
  33. #include "rv515_reg_safe.h"
  34.  
  35. /* This files gather functions specifics to: rv515 */
  36. int rv515_debugfs_pipes_info_init(struct radeon_device *rdev);
  37. int rv515_debugfs_ga_info_init(struct radeon_device *rdev);
  38. void rv515_gpu_init(struct radeon_device *rdev);
  39. int rv515_mc_wait_for_idle(struct radeon_device *rdev);
  40.  
  41. void rv515_debugfs(struct radeon_device *rdev)
  42. {
  43.         if (r100_debugfs_rbbm_init(rdev)) {
  44.                 DRM_ERROR("Failed to register debugfs file for RBBM !\n");
  45.         }
  46.         if (rv515_debugfs_pipes_info_init(rdev)) {
  47.                 DRM_ERROR("Failed to register debugfs file for pipes !\n");
  48.         }
  49.         if (rv515_debugfs_ga_info_init(rdev)) {
  50.                 DRM_ERROR("Failed to register debugfs file for pipes !\n");
  51.         }
  52. }
  53.  
  54. void rv515_ring_start(struct radeon_device *rdev)
  55. {
  56.         int r;
  57.  
  58.     ENTER();
  59.  
  60.         r = radeon_ring_lock(rdev, 64);
  61.         if (r) {
  62.                 return;
  63.         }
  64.         radeon_ring_write(rdev, PACKET0(ISYNC_CNTL, 0));
  65.         radeon_ring_write(rdev,
  66.                           ISYNC_ANY2D_IDLE3D |
  67.                           ISYNC_ANY3D_IDLE2D |
  68.                           ISYNC_WAIT_IDLEGUI |
  69.                           ISYNC_CPSCRATCH_IDLEGUI);
  70.         radeon_ring_write(rdev, PACKET0(WAIT_UNTIL, 0));
  71.         radeon_ring_write(rdev, WAIT_2D_IDLECLEAN | WAIT_3D_IDLECLEAN);
  72.         radeon_ring_write(rdev, PACKET0(0x170C, 0));
  73.         radeon_ring_write(rdev, 1 << 31);
  74.         radeon_ring_write(rdev, PACKET0(GB_SELECT, 0));
  75.         radeon_ring_write(rdev, 0);
  76.         radeon_ring_write(rdev, PACKET0(GB_ENABLE, 0));
  77.         radeon_ring_write(rdev, 0);
  78.         radeon_ring_write(rdev, PACKET0(0x42C8, 0));
  79.         radeon_ring_write(rdev, (1 << rdev->num_gb_pipes) - 1);
  80.         radeon_ring_write(rdev, PACKET0(VAP_INDEX_OFFSET, 0));
  81.         radeon_ring_write(rdev, 0);
  82.         radeon_ring_write(rdev, PACKET0(RB3D_DSTCACHE_CTLSTAT, 0));
  83.         radeon_ring_write(rdev, RB3D_DC_FLUSH | RB3D_DC_FREE);
  84.         radeon_ring_write(rdev, PACKET0(ZB_ZCACHE_CTLSTAT, 0));
  85.         radeon_ring_write(rdev, ZC_FLUSH | ZC_FREE);
  86.         radeon_ring_write(rdev, PACKET0(WAIT_UNTIL, 0));
  87.         radeon_ring_write(rdev, WAIT_2D_IDLECLEAN | WAIT_3D_IDLECLEAN);
  88.         radeon_ring_write(rdev, PACKET0(GB_AA_CONFIG, 0));
  89.         radeon_ring_write(rdev, 0);
  90.         radeon_ring_write(rdev, PACKET0(RB3D_DSTCACHE_CTLSTAT, 0));
  91.         radeon_ring_write(rdev, RB3D_DC_FLUSH | RB3D_DC_FREE);
  92.         radeon_ring_write(rdev, PACKET0(ZB_ZCACHE_CTLSTAT, 0));
  93.         radeon_ring_write(rdev, ZC_FLUSH | ZC_FREE);
  94.         radeon_ring_write(rdev, PACKET0(GB_MSPOS0, 0));
  95.         radeon_ring_write(rdev,
  96.                           ((6 << MS_X0_SHIFT) |
  97.                            (6 << MS_Y0_SHIFT) |
  98.                            (6 << MS_X1_SHIFT) |
  99.                            (6 << MS_Y1_SHIFT) |
  100.                            (6 << MS_X2_SHIFT) |
  101.                            (6 << MS_Y2_SHIFT) |
  102.                            (6 << MSBD0_Y_SHIFT) |
  103.                            (6 << MSBD0_X_SHIFT)));
  104.         radeon_ring_write(rdev, PACKET0(GB_MSPOS1, 0));
  105.         radeon_ring_write(rdev,
  106.                           ((6 << MS_X3_SHIFT) |
  107.                            (6 << MS_Y3_SHIFT) |
  108.                            (6 << MS_X4_SHIFT) |
  109.                            (6 << MS_Y4_SHIFT) |
  110.                            (6 << MS_X5_SHIFT) |
  111.                            (6 << MS_Y5_SHIFT) |
  112.                            (6 << MSBD1_SHIFT)));
  113.         radeon_ring_write(rdev, PACKET0(GA_ENHANCE, 0));
  114.         radeon_ring_write(rdev, GA_DEADLOCK_CNTL | GA_FASTSYNC_CNTL);
  115.         radeon_ring_write(rdev, PACKET0(GA_POLY_MODE, 0));
  116.         radeon_ring_write(rdev, FRONT_PTYPE_TRIANGE | BACK_PTYPE_TRIANGE);
  117.         radeon_ring_write(rdev, PACKET0(GA_ROUND_MODE, 0));
  118.         radeon_ring_write(rdev, GEOMETRY_ROUND_NEAREST | COLOR_ROUND_NEAREST);
  119.         radeon_ring_write(rdev, PACKET0(0x20C8, 0));
  120.         radeon_ring_write(rdev, 0);
  121.         radeon_ring_unlock_commit(rdev);
  122.  
  123.     LEAVE();
  124.  
  125. }
  126.  
  127. int rv515_mc_wait_for_idle(struct radeon_device *rdev)
  128. {
  129.         unsigned i;
  130.         uint32_t tmp;
  131.  
  132.         for (i = 0; i < rdev->usec_timeout; i++) {
  133.                 /* read MC_STATUS */
  134.                 tmp = RREG32_MC(MC_STATUS);
  135.                 if (tmp & MC_STATUS_IDLE) {
  136.                         return 0;
  137.                 }
  138.                 DRM_UDELAY(1);
  139.         }
  140.         return -1;
  141. }
  142.  
  143. void rv515_vga_render_disable(struct radeon_device *rdev)
  144. {
  145.         WREG32(R_000300_VGA_RENDER_CONTROL,
  146.                 RREG32(R_000300_VGA_RENDER_CONTROL) & C_000300_VGA_VSTATUS_CNTL);
  147. }
  148.  
  149. void rv515_gpu_init(struct radeon_device *rdev)
  150. {
  151.         unsigned pipe_select_current, gb_pipe_select, tmp;
  152.  
  153.         r100_hdp_reset(rdev);
  154.         r100_rb2d_reset(rdev);
  155.  
  156.         if (r100_gui_wait_for_idle(rdev)) {
  157.                 printk(KERN_WARNING "Failed to wait GUI idle while "
  158.                        "reseting GPU. Bad things might happen.\n");
  159.         }
  160.  
  161.         rv515_vga_render_disable(rdev);
  162.  
  163.         r420_pipes_init(rdev);
  164.         gb_pipe_select = RREG32(0x402C);
  165.         tmp = RREG32(0x170C);
  166.         pipe_select_current = (tmp >> 2) & 3;
  167.         tmp = (1 << pipe_select_current) |
  168.               (((gb_pipe_select >> 8) & 0xF) << 4);
  169.         WREG32_PLL(0x000D, tmp);
  170.         if (r100_gui_wait_for_idle(rdev)) {
  171.                 printk(KERN_WARNING "Failed to wait GUI idle while "
  172.                        "reseting GPU. Bad things might happen.\n");
  173.         }
  174.         if (rv515_mc_wait_for_idle(rdev)) {
  175.                 printk(KERN_WARNING "Failed to wait MC idle while "
  176.                        "programming pipes. Bad things might happen.\n");
  177.         }
  178. }
  179.  
  180. int rv515_ga_reset(struct radeon_device *rdev)
  181. {
  182.         uint32_t tmp;
  183.         bool reinit_cp;
  184.         int i;
  185.  
  186.     ENTER();
  187.  
  188.         reinit_cp = rdev->cp.ready;
  189.         rdev->cp.ready = false;
  190.         for (i = 0; i < rdev->usec_timeout; i++) {
  191.                 WREG32(CP_CSQ_MODE, 0);
  192.                 WREG32(CP_CSQ_CNTL, 0);
  193.                 WREG32(RBBM_SOFT_RESET, 0x32005);
  194.                 (void)RREG32(RBBM_SOFT_RESET);
  195.                 udelay(200);
  196.                 WREG32(RBBM_SOFT_RESET, 0);
  197.                 /* Wait to prevent race in RBBM_STATUS */
  198.                 mdelay(1);
  199.                 tmp = RREG32(RBBM_STATUS);
  200.                 if (tmp & ((1 << 20) | (1 << 26))) {
  201.                         DRM_ERROR("VAP & CP still busy (RBBM_STATUS=0x%08X)\n", tmp);
  202.                         /* GA still busy soft reset it */
  203.                         WREG32(0x429C, 0x200);
  204.                         WREG32(VAP_PVS_STATE_FLUSH_REG, 0);
  205.                         WREG32(0x43E0, 0);
  206.                         WREG32(0x43E4, 0);
  207.                         WREG32(0x24AC, 0);
  208.                 }
  209.                 /* Wait to prevent race in RBBM_STATUS */
  210.                 mdelay(1);
  211.                 tmp = RREG32(RBBM_STATUS);
  212.                 if (!(tmp & ((1 << 20) | (1 << 26)))) {
  213.                         break;
  214.                 }
  215.         }
  216.         for (i = 0; i < rdev->usec_timeout; i++) {
  217.                 tmp = RREG32(RBBM_STATUS);
  218.                 if (!(tmp & ((1 << 20) | (1 << 26)))) {
  219.                         DRM_INFO("GA reset succeed (RBBM_STATUS=0x%08X)\n",
  220.                                  tmp);
  221.                         DRM_INFO("GA_IDLE=0x%08X\n", RREG32(0x425C));
  222.                         DRM_INFO("RB3D_RESET_STATUS=0x%08X\n", RREG32(0x46f0));
  223.                         DRM_INFO("ISYNC_CNTL=0x%08X\n", RREG32(0x1724));
  224.                         if (reinit_cp) {
  225.                                 return r100_cp_init(rdev, rdev->cp.ring_size);
  226.                         }
  227.                         return 0;
  228.                 }
  229.                 DRM_UDELAY(1);
  230.         }
  231.         tmp = RREG32(RBBM_STATUS);
  232.         DRM_ERROR("Failed to reset GA ! (RBBM_STATUS=0x%08X)\n", tmp);
  233.         return -1;
  234. }
  235.  
  236. int rv515_gpu_reset(struct radeon_device *rdev)
  237. {
  238.         uint32_t status;
  239.  
  240.     ENTER();
  241.  
  242.         /* reset order likely matter */
  243.         status = RREG32(RBBM_STATUS);
  244.         /* reset HDP */
  245.         r100_hdp_reset(rdev);
  246.         /* reset rb2d */
  247.         if (status & ((1 << 17) | (1 << 18) | (1 << 27))) {
  248.                 r100_rb2d_reset(rdev);
  249.         }
  250.         /* reset GA */
  251.         if (status & ((1 << 20) | (1 << 26))) {
  252.                 rv515_ga_reset(rdev);
  253.         }
  254.         /* reset CP */
  255.         status = RREG32(RBBM_STATUS);
  256.         if (status & (1 << 16)) {
  257.                 r100_cp_reset(rdev);
  258.         }
  259.         /* Check if GPU is idle */
  260.         status = RREG32(RBBM_STATUS);
  261.         if (status & (1 << 31)) {
  262.                 DRM_ERROR("Failed to reset GPU (RBBM_STATUS=0x%08X)\n", status);
  263.                 return -1;
  264.         }
  265.         DRM_INFO("GPU reset succeed (RBBM_STATUS=0x%08X)\n", status);
  266.         return 0;
  267. }
  268.  
  269. static void rv515_vram_get_type(struct radeon_device *rdev)
  270. {
  271.         uint32_t tmp;
  272.  
  273.         rdev->mc.vram_width = 128;
  274.         rdev->mc.vram_is_ddr = true;
  275.         tmp = RREG32_MC(RV515_MC_CNTL) & MEM_NUM_CHANNELS_MASK;
  276.         switch (tmp) {
  277.         case 0:
  278.                 rdev->mc.vram_width = 64;
  279.                 break;
  280.         case 1:
  281.                 rdev->mc.vram_width = 128;
  282.                 break;
  283.         default:
  284.                 rdev->mc.vram_width = 128;
  285.                 break;
  286.         }
  287. }
  288.  
  289. void rv515_vram_info(struct radeon_device *rdev)
  290. {
  291.         fixed20_12 a;
  292.  
  293.         rv515_vram_get_type(rdev);
  294.  
  295.         r100_vram_init_sizes(rdev);
  296.         /* FIXME: we should enforce default clock in case GPU is not in
  297.          * default setup
  298.          */
  299.         a.full = rfixed_const(100);
  300.         rdev->pm.sclk.full = rfixed_const(rdev->clock.default_sclk);
  301.         rdev->pm.sclk.full = rfixed_div(rdev->pm.sclk, a);
  302. }
  303.  
  304. uint32_t rv515_mc_rreg(struct radeon_device *rdev, uint32_t reg)
  305. {
  306.         uint32_t r;
  307.  
  308.         WREG32(MC_IND_INDEX, 0x7f0000 | (reg & 0xffff));
  309.         r = RREG32(MC_IND_DATA);
  310.         WREG32(MC_IND_INDEX, 0);
  311.         return r;
  312. }
  313.  
  314. void rv515_mc_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
  315. {
  316.         WREG32(MC_IND_INDEX, 0xff0000 | ((reg) & 0xffff));
  317.         WREG32(MC_IND_DATA, (v));
  318.         WREG32(MC_IND_INDEX, 0);
  319. }
  320.  
  321. #if defined(CONFIG_DEBUG_FS)
  322. static int rv515_debugfs_pipes_info(struct seq_file *m, void *data)
  323. {
  324.         struct drm_info_node *node = (struct drm_info_node *) m->private;
  325.         struct drm_device *dev = node->minor->dev;
  326.         struct radeon_device *rdev = dev->dev_private;
  327.         uint32_t tmp;
  328.  
  329.         tmp = RREG32(GB_PIPE_SELECT);
  330.         seq_printf(m, "GB_PIPE_SELECT 0x%08x\n", tmp);
  331.         tmp = RREG32(SU_REG_DEST);
  332.         seq_printf(m, "SU_REG_DEST 0x%08x\n", tmp);
  333.         tmp = RREG32(GB_TILE_CONFIG);
  334.         seq_printf(m, "GB_TILE_CONFIG 0x%08x\n", tmp);
  335.         tmp = RREG32(DST_PIPE_CONFIG);
  336.         seq_printf(m, "DST_PIPE_CONFIG 0x%08x\n", tmp);
  337.         return 0;
  338. }
  339.  
  340. static int rv515_debugfs_ga_info(struct seq_file *m, void *data)
  341. {
  342.         struct drm_info_node *node = (struct drm_info_node *) m->private;
  343.         struct drm_device *dev = node->minor->dev;
  344.         struct radeon_device *rdev = dev->dev_private;
  345.         uint32_t tmp;
  346.  
  347.         tmp = RREG32(0x2140);
  348.         seq_printf(m, "VAP_CNTL_STATUS 0x%08x\n", tmp);
  349.         radeon_gpu_reset(rdev);
  350.         tmp = RREG32(0x425C);
  351.         seq_printf(m, "GA_IDLE 0x%08x\n", tmp);
  352.         return 0;
  353. }
  354.  
  355. static struct drm_info_list rv515_pipes_info_list[] = {
  356.         {"rv515_pipes_info", rv515_debugfs_pipes_info, 0, NULL},
  357. };
  358.  
  359. static struct drm_info_list rv515_ga_info_list[] = {
  360.         {"rv515_ga_info", rv515_debugfs_ga_info, 0, NULL},
  361. };
  362. #endif
  363.  
  364. int rv515_debugfs_pipes_info_init(struct radeon_device *rdev)
  365. {
  366. #if defined(CONFIG_DEBUG_FS)
  367.         return radeon_debugfs_add_files(rdev, rv515_pipes_info_list, 1);
  368. #else
  369.         return 0;
  370. #endif
  371. }
  372.  
  373. int rv515_debugfs_ga_info_init(struct radeon_device *rdev)
  374. {
  375. #if defined(CONFIG_DEBUG_FS)
  376.         return radeon_debugfs_add_files(rdev, rv515_ga_info_list, 1);
  377. #else
  378.         return 0;
  379. #endif
  380. }
  381.  
  382. void rv515_mc_stop(struct radeon_device *rdev, struct rv515_mc_save *save)
  383. {
  384.         save->d1vga_control = RREG32(R_000330_D1VGA_CONTROL);
  385.         save->d2vga_control = RREG32(R_000338_D2VGA_CONTROL);
  386.         save->vga_render_control = RREG32(R_000300_VGA_RENDER_CONTROL);
  387.         save->vga_hdp_control = RREG32(R_000328_VGA_HDP_CONTROL);
  388.         save->d1crtc_control = RREG32(R_006080_D1CRTC_CONTROL);
  389.         save->d2crtc_control = RREG32(R_006880_D2CRTC_CONTROL);
  390.  
  391.         /* Stop all video */
  392.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 0);
  393.         WREG32(R_000300_VGA_RENDER_CONTROL, 0);
  394.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 1);
  395.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 1);
  396.         WREG32(R_006080_D1CRTC_CONTROL, 0);
  397.         WREG32(R_006880_D2CRTC_CONTROL, 0);
  398.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 0);
  399.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 0);
  400.         WREG32(R_000330_D1VGA_CONTROL, 0);
  401.         WREG32(R_000338_D2VGA_CONTROL, 0);
  402. }
  403.  
  404. void rv515_mc_resume(struct radeon_device *rdev, struct rv515_mc_save *save)
  405. {
  406.         WREG32(R_006110_D1GRPH_PRIMARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  407.         WREG32(R_006118_D1GRPH_SECONDARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  408.         WREG32(R_006910_D2GRPH_PRIMARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  409.         WREG32(R_006918_D2GRPH_SECONDARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  410.         WREG32(R_000310_VGA_MEMORY_BASE_ADDRESS, rdev->mc.vram_start);
  411.         /* Unlock host access */
  412.         WREG32(R_000328_VGA_HDP_CONTROL, save->vga_hdp_control);
  413.         mdelay(1);
  414.         /* Restore video state */
  415.         WREG32(R_000330_D1VGA_CONTROL, save->d1vga_control);
  416.         WREG32(R_000338_D2VGA_CONTROL, save->d2vga_control);
  417.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 1);
  418.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 1);
  419.         WREG32(R_006080_D1CRTC_CONTROL, save->d1crtc_control);
  420.         WREG32(R_006880_D2CRTC_CONTROL, save->d2crtc_control);
  421.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 0);
  422.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 0);
  423.         WREG32(R_000300_VGA_RENDER_CONTROL, save->vga_render_control);
  424. }
  425.  
  426. void rv515_mc_program(struct radeon_device *rdev)
  427. {
  428.         struct rv515_mc_save save;
  429.  
  430.         /* Stops all mc clients */
  431.         rv515_mc_stop(rdev, &save);
  432.  
  433.         /* Wait for mc idle */
  434.         if (rv515_mc_wait_for_idle(rdev))
  435.                 dev_warn(rdev->dev, "Wait MC idle timeout before updating MC.\n");
  436.         /* Write VRAM size in case we are limiting it */
  437.         WREG32(R_0000F8_CONFIG_MEMSIZE, rdev->mc.real_vram_size);
  438.         /* Program MC, should be a 32bits limited address space */
  439.         WREG32_MC(R_000001_MC_FB_LOCATION,
  440.                         S_000001_MC_FB_START(rdev->mc.vram_start >> 16) |
  441.                         S_000001_MC_FB_TOP(rdev->mc.vram_end >> 16));
  442.         WREG32(R_000134_HDP_FB_LOCATION,
  443.                 S_000134_HDP_FB_START(rdev->mc.vram_start >> 16));
  444.         if (rdev->flags & RADEON_IS_AGP) {
  445.                 WREG32_MC(R_000002_MC_AGP_LOCATION,
  446.                         S_000002_MC_AGP_START(rdev->mc.gtt_start >> 16) |
  447.                         S_000002_MC_AGP_TOP(rdev->mc.gtt_end >> 16));
  448.                 WREG32_MC(R_000003_MC_AGP_BASE, lower_32_bits(rdev->mc.agp_base));
  449.                 WREG32_MC(R_000004_MC_AGP_BASE_2,
  450.                         S_000004_AGP_BASE_ADDR_2(upper_32_bits(rdev->mc.agp_base)));
  451.         } else {
  452.                 WREG32_MC(R_000002_MC_AGP_LOCATION, 0xFFFFFFFF);
  453.                 WREG32_MC(R_000003_MC_AGP_BASE, 0);
  454.                 WREG32_MC(R_000004_MC_AGP_BASE_2, 0);
  455.         }
  456.  
  457.         rv515_mc_resume(rdev, &save);
  458. }
  459.  
  460. void rv515_clock_startup(struct radeon_device *rdev)
  461. {
  462.         if (radeon_dynclks != -1 && radeon_dynclks)
  463.                 radeon_atom_set_clock_gating(rdev, 1);
  464.         /* We need to force on some of the block */
  465.         WREG32_PLL(R_00000F_CP_DYN_CNTL,
  466.                 RREG32_PLL(R_00000F_CP_DYN_CNTL) | S_00000F_CP_FORCEON(1));
  467.         WREG32_PLL(R_000011_E2_DYN_CNTL,
  468.                 RREG32_PLL(R_000011_E2_DYN_CNTL) | S_000011_E2_FORCEON(1));
  469.         WREG32_PLL(R_000013_IDCT_DYN_CNTL,
  470.                 RREG32_PLL(R_000013_IDCT_DYN_CNTL) | S_000013_IDCT_FORCEON(1));
  471. }
  472.  
  473. static int rv515_startup(struct radeon_device *rdev)
  474. {
  475.         int r;
  476.  
  477.         rv515_mc_program(rdev);
  478.         /* Resume clock */
  479.         rv515_clock_startup(rdev);
  480.         /* Initialize GPU configuration (# pipes, ...) */
  481.         rv515_gpu_init(rdev);
  482.         /* Initialize GART (initialize after TTM so we can allocate
  483.          * memory through TTM but finalize after TTM) */
  484.         if (rdev->flags & RADEON_IS_PCIE) {
  485.                 r = rv370_pcie_gart_enable(rdev);
  486.                 if (r)
  487.                         return r;
  488.         }
  489.         /* Enable IRQ */
  490. //      rdev->irq.sw_int = true;
  491. //      rs600_irq_set(rdev);
  492.         rdev->config.r300.hdp_cntl = RREG32(RADEON_HOST_PATH_CNTL);
  493.         /* 1M ring buffer */
  494.         r = r100_cp_init(rdev, 1024 * 1024);
  495.         if (r) {
  496.                 dev_err(rdev->dev, "failled initializing CP (%d).\n", r);
  497.                 return r;
  498.         }
  499. //      r = r100_wb_init(rdev);
  500. //      if (r)
  501. //              dev_err(rdev->dev, "failled initializing WB (%d).\n", r);
  502. //      r = r100_ib_init(rdev);
  503. //      if (r) {
  504. //              dev_err(rdev->dev, "failled initializing IB (%d).\n", r);
  505. //              return r;
  506. //      }
  507.         return 0;
  508. }
  509.  
  510.  
  511. void rv515_set_safe_registers(struct radeon_device *rdev)
  512. {
  513.         rdev->config.r300.reg_safe_bm = rv515_reg_safe_bm;
  514.         rdev->config.r300.reg_safe_bm_size = ARRAY_SIZE(rv515_reg_safe_bm);
  515. }
  516.  
  517. int rv515_init(struct radeon_device *rdev)
  518. {
  519.         int r;
  520.  
  521.         /* Initialize scratch registers */
  522.         radeon_scratch_init(rdev);
  523.         /* Initialize surface registers */
  524.         radeon_surface_init(rdev);
  525.         /* TODO: disable VGA need to use VGA request */
  526.         /* BIOS*/
  527.         if (!radeon_get_bios(rdev)) {
  528.                 if (ASIC_IS_AVIVO(rdev))
  529.                         return -EINVAL;
  530.         }
  531.         if (rdev->is_atom_bios) {
  532.                 r = radeon_atombios_init(rdev);
  533.                 if (r)
  534.                         return r;
  535.         } else {
  536.                 dev_err(rdev->dev, "Expecting atombios for RV515 GPU\n");
  537.                 return -EINVAL;
  538.         }
  539.         /* Reset gpu before posting otherwise ATOM will enter infinite loop */
  540.         if (radeon_gpu_reset(rdev)) {
  541.                 dev_warn(rdev->dev,
  542.                         "GPU reset failed ! (0xE40=0x%08X, 0x7C0=0x%08X)\n",
  543.                         RREG32(R_000E40_RBBM_STATUS),
  544.                         RREG32(R_0007C0_CP_STAT));
  545.         }
  546.         /* check if cards are posted or not */
  547.         if (radeon_boot_test_post_card(rdev) == false)
  548.                 return -EINVAL;
  549.         /* Initialize clocks */
  550.         radeon_get_clock_info(rdev->ddev);
  551.         /* Initialize power management */
  552.         radeon_pm_init(rdev);
  553.         /* Get vram informations */
  554.         rv515_vram_info(rdev);
  555.         /* Initialize memory controller (also test AGP) */
  556.         r = r420_mc_init(rdev);
  557.     dbgprintf("mc vram location %x\n", rdev->mc.vram_location);
  558.         if (r)
  559.                 return r;
  560.         rv515_debugfs(rdev);
  561.         /* Fence driver */
  562. //   r = radeon_fence_driver_init(rdev);
  563. //   if (r)
  564. //       return r;
  565. //      r = radeon_irq_kms_init(rdev);
  566. //      if (r)
  567. //              return r;
  568.         /* Memory manager */
  569.         r = radeon_bo_init(rdev);
  570.         if (r)
  571.                 return r;
  572.         r = rv370_pcie_gart_init(rdev);
  573.         if (r)
  574.                 return r;
  575.         rv515_set_safe_registers(rdev);
  576.         rdev->accel_working = true;
  577.         r = rv515_startup(rdev);
  578.         if (r) {
  579.                 /* Somethings want wront with the accel init stop accel */
  580.                 dev_err(rdev->dev, "Disabling GPU acceleration\n");
  581. //              r100_cp_fini(rdev);
  582. //              r100_wb_fini(rdev);
  583. //              r100_ib_fini(rdev);
  584.                 rv370_pcie_gart_fini(rdev);
  585. //              radeon_agp_fini(rdev);
  586.                 rdev->accel_working = false;
  587.         }
  588.         return 0;
  589. }
  590.  
  591. void atom_rv515_force_tv_scaler(struct radeon_device *rdev, struct radeon_crtc *crtc)
  592. {
  593.         int index_reg = 0x6578 + crtc->crtc_offset;
  594.         int data_reg = 0x657c + crtc->crtc_offset;
  595.  
  596.         WREG32(0x659C + crtc->crtc_offset, 0x0);
  597.         WREG32(0x6594 + crtc->crtc_offset, 0x705);
  598.         WREG32(0x65A4 + crtc->crtc_offset, 0x10001);
  599.         WREG32(0x65D8 + crtc->crtc_offset, 0x0);
  600.         WREG32(0x65B0 + crtc->crtc_offset, 0x0);
  601.         WREG32(0x65C0 + crtc->crtc_offset, 0x0);
  602.         WREG32(0x65D4 + crtc->crtc_offset, 0x0);
  603.         WREG32(index_reg, 0x0);
  604.         WREG32(data_reg, 0x841880A8);
  605.         WREG32(index_reg, 0x1);
  606.         WREG32(data_reg, 0x84208680);
  607.         WREG32(index_reg, 0x2);
  608.         WREG32(data_reg, 0xBFF880B0);
  609.         WREG32(index_reg, 0x100);
  610.         WREG32(data_reg, 0x83D88088);
  611.         WREG32(index_reg, 0x101);
  612.         WREG32(data_reg, 0x84608680);
  613.         WREG32(index_reg, 0x102);
  614.         WREG32(data_reg, 0xBFF080D0);
  615.         WREG32(index_reg, 0x200);
  616.         WREG32(data_reg, 0x83988068);
  617.         WREG32(index_reg, 0x201);
  618.         WREG32(data_reg, 0x84A08680);
  619.         WREG32(index_reg, 0x202);
  620.         WREG32(data_reg, 0xBFF080F8);
  621.         WREG32(index_reg, 0x300);
  622.         WREG32(data_reg, 0x83588058);
  623.         WREG32(index_reg, 0x301);
  624.         WREG32(data_reg, 0x84E08660);
  625.         WREG32(index_reg, 0x302);
  626.         WREG32(data_reg, 0xBFF88120);
  627.         WREG32(index_reg, 0x400);
  628.         WREG32(data_reg, 0x83188040);
  629.         WREG32(index_reg, 0x401);
  630.         WREG32(data_reg, 0x85008660);
  631.         WREG32(index_reg, 0x402);
  632.         WREG32(data_reg, 0xBFF88150);
  633.         WREG32(index_reg, 0x500);
  634.         WREG32(data_reg, 0x82D88030);
  635.         WREG32(index_reg, 0x501);
  636.         WREG32(data_reg, 0x85408640);
  637.         WREG32(index_reg, 0x502);
  638.         WREG32(data_reg, 0xBFF88180);
  639.         WREG32(index_reg, 0x600);
  640.         WREG32(data_reg, 0x82A08018);
  641.         WREG32(index_reg, 0x601);
  642.         WREG32(data_reg, 0x85808620);
  643.         WREG32(index_reg, 0x602);
  644.         WREG32(data_reg, 0xBFF081B8);
  645.         WREG32(index_reg, 0x700);
  646.         WREG32(data_reg, 0x82608010);
  647.         WREG32(index_reg, 0x701);
  648.         WREG32(data_reg, 0x85A08600);
  649.         WREG32(index_reg, 0x702);
  650.         WREG32(data_reg, 0x800081F0);
  651.         WREG32(index_reg, 0x800);
  652.         WREG32(data_reg, 0x8228BFF8);
  653.         WREG32(index_reg, 0x801);
  654.         WREG32(data_reg, 0x85E085E0);
  655.         WREG32(index_reg, 0x802);
  656.         WREG32(data_reg, 0xBFF88228);
  657.         WREG32(index_reg, 0x10000);
  658.         WREG32(data_reg, 0x82A8BF00);
  659.         WREG32(index_reg, 0x10001);
  660.         WREG32(data_reg, 0x82A08CC0);
  661.         WREG32(index_reg, 0x10002);
  662.         WREG32(data_reg, 0x8008BEF8);
  663.         WREG32(index_reg, 0x10100);
  664.         WREG32(data_reg, 0x81F0BF28);
  665.         WREG32(index_reg, 0x10101);
  666.         WREG32(data_reg, 0x83608CA0);
  667.         WREG32(index_reg, 0x10102);
  668.         WREG32(data_reg, 0x8018BED0);
  669.         WREG32(index_reg, 0x10200);
  670.         WREG32(data_reg, 0x8148BF38);
  671.         WREG32(index_reg, 0x10201);
  672.         WREG32(data_reg, 0x84408C80);
  673.         WREG32(index_reg, 0x10202);
  674.         WREG32(data_reg, 0x8008BEB8);
  675.         WREG32(index_reg, 0x10300);
  676.         WREG32(data_reg, 0x80B0BF78);
  677.         WREG32(index_reg, 0x10301);
  678.         WREG32(data_reg, 0x85008C20);
  679.         WREG32(index_reg, 0x10302);
  680.         WREG32(data_reg, 0x8020BEA0);
  681.         WREG32(index_reg, 0x10400);
  682.         WREG32(data_reg, 0x8028BF90);
  683.         WREG32(index_reg, 0x10401);
  684.         WREG32(data_reg, 0x85E08BC0);
  685.         WREG32(index_reg, 0x10402);
  686.         WREG32(data_reg, 0x8018BE90);
  687.         WREG32(index_reg, 0x10500);
  688.         WREG32(data_reg, 0xBFB8BFB0);
  689.         WREG32(index_reg, 0x10501);
  690.         WREG32(data_reg, 0x86C08B40);
  691.         WREG32(index_reg, 0x10502);
  692.         WREG32(data_reg, 0x8010BE90);
  693.         WREG32(index_reg, 0x10600);
  694.         WREG32(data_reg, 0xBF58BFC8);
  695.         WREG32(index_reg, 0x10601);
  696.         WREG32(data_reg, 0x87A08AA0);
  697.         WREG32(index_reg, 0x10602);
  698.         WREG32(data_reg, 0x8010BE98);
  699.         WREG32(index_reg, 0x10700);
  700.         WREG32(data_reg, 0xBF10BFF0);
  701.         WREG32(index_reg, 0x10701);
  702.         WREG32(data_reg, 0x886089E0);
  703.         WREG32(index_reg, 0x10702);
  704.         WREG32(data_reg, 0x8018BEB0);
  705.         WREG32(index_reg, 0x10800);
  706.         WREG32(data_reg, 0xBED8BFE8);
  707.         WREG32(index_reg, 0x10801);
  708.         WREG32(data_reg, 0x89408940);
  709.         WREG32(index_reg, 0x10802);
  710.         WREG32(data_reg, 0xBFE8BED8);
  711.         WREG32(index_reg, 0x20000);
  712.         WREG32(data_reg, 0x80008000);
  713.         WREG32(index_reg, 0x20001);
  714.         WREG32(data_reg, 0x90008000);
  715.         WREG32(index_reg, 0x20002);
  716.         WREG32(data_reg, 0x80008000);
  717.         WREG32(index_reg, 0x20003);
  718.         WREG32(data_reg, 0x80008000);
  719.         WREG32(index_reg, 0x20100);
  720.         WREG32(data_reg, 0x80108000);
  721.         WREG32(index_reg, 0x20101);
  722.         WREG32(data_reg, 0x8FE0BF70);
  723.         WREG32(index_reg, 0x20102);
  724.         WREG32(data_reg, 0xBFE880C0);
  725.         WREG32(index_reg, 0x20103);
  726.         WREG32(data_reg, 0x80008000);
  727.         WREG32(index_reg, 0x20200);
  728.         WREG32(data_reg, 0x8018BFF8);
  729.         WREG32(index_reg, 0x20201);
  730.         WREG32(data_reg, 0x8F80BF08);
  731.         WREG32(index_reg, 0x20202);
  732.         WREG32(data_reg, 0xBFD081A0);
  733.         WREG32(index_reg, 0x20203);
  734.         WREG32(data_reg, 0xBFF88000);
  735.         WREG32(index_reg, 0x20300);
  736.         WREG32(data_reg, 0x80188000);
  737.         WREG32(index_reg, 0x20301);
  738.         WREG32(data_reg, 0x8EE0BEC0);
  739.         WREG32(index_reg, 0x20302);
  740.         WREG32(data_reg, 0xBFB082A0);
  741.         WREG32(index_reg, 0x20303);
  742.         WREG32(data_reg, 0x80008000);
  743.         WREG32(index_reg, 0x20400);
  744.         WREG32(data_reg, 0x80188000);
  745.         WREG32(index_reg, 0x20401);
  746.         WREG32(data_reg, 0x8E00BEA0);
  747.         WREG32(index_reg, 0x20402);
  748.         WREG32(data_reg, 0xBF8883C0);
  749.         WREG32(index_reg, 0x20403);
  750.         WREG32(data_reg, 0x80008000);
  751.         WREG32(index_reg, 0x20500);
  752.         WREG32(data_reg, 0x80188000);
  753.         WREG32(index_reg, 0x20501);
  754.         WREG32(data_reg, 0x8D00BE90);
  755.         WREG32(index_reg, 0x20502);
  756.         WREG32(data_reg, 0xBF588500);
  757.         WREG32(index_reg, 0x20503);
  758.         WREG32(data_reg, 0x80008008);
  759.         WREG32(index_reg, 0x20600);
  760.         WREG32(data_reg, 0x80188000);
  761.         WREG32(index_reg, 0x20601);
  762.         WREG32(data_reg, 0x8BC0BE98);
  763.         WREG32(index_reg, 0x20602);
  764.         WREG32(data_reg, 0xBF308660);
  765.         WREG32(index_reg, 0x20603);
  766.         WREG32(data_reg, 0x80008008);
  767.         WREG32(index_reg, 0x20700);
  768.         WREG32(data_reg, 0x80108000);
  769.         WREG32(index_reg, 0x20701);
  770.         WREG32(data_reg, 0x8A80BEB0);
  771.         WREG32(index_reg, 0x20702);
  772.         WREG32(data_reg, 0xBF0087C0);
  773.         WREG32(index_reg, 0x20703);
  774.         WREG32(data_reg, 0x80008008);
  775.         WREG32(index_reg, 0x20800);
  776.         WREG32(data_reg, 0x80108000);
  777.         WREG32(index_reg, 0x20801);
  778.         WREG32(data_reg, 0x8920BED0);
  779.         WREG32(index_reg, 0x20802);
  780.         WREG32(data_reg, 0xBED08920);
  781.         WREG32(index_reg, 0x20803);
  782.         WREG32(data_reg, 0x80008010);
  783.         WREG32(index_reg, 0x30000);
  784.         WREG32(data_reg, 0x90008000);
  785.         WREG32(index_reg, 0x30001);
  786.         WREG32(data_reg, 0x80008000);
  787.         WREG32(index_reg, 0x30100);
  788.         WREG32(data_reg, 0x8FE0BF90);
  789.         WREG32(index_reg, 0x30101);
  790.         WREG32(data_reg, 0xBFF880A0);
  791.         WREG32(index_reg, 0x30200);
  792.         WREG32(data_reg, 0x8F60BF40);
  793.         WREG32(index_reg, 0x30201);
  794.         WREG32(data_reg, 0xBFE88180);
  795.         WREG32(index_reg, 0x30300);
  796.         WREG32(data_reg, 0x8EC0BF00);
  797.         WREG32(index_reg, 0x30301);
  798.         WREG32(data_reg, 0xBFC88280);
  799.         WREG32(index_reg, 0x30400);
  800.         WREG32(data_reg, 0x8DE0BEE0);
  801.         WREG32(index_reg, 0x30401);
  802.         WREG32(data_reg, 0xBFA083A0);
  803.         WREG32(index_reg, 0x30500);
  804.         WREG32(data_reg, 0x8CE0BED0);
  805.         WREG32(index_reg, 0x30501);
  806.         WREG32(data_reg, 0xBF7884E0);
  807.         WREG32(index_reg, 0x30600);
  808.         WREG32(data_reg, 0x8BA0BED8);
  809.         WREG32(index_reg, 0x30601);
  810.         WREG32(data_reg, 0xBF508640);
  811.         WREG32(index_reg, 0x30700);
  812.         WREG32(data_reg, 0x8A60BEE8);
  813.         WREG32(index_reg, 0x30701);
  814.         WREG32(data_reg, 0xBF2087A0);
  815.         WREG32(index_reg, 0x30800);
  816.         WREG32(data_reg, 0x8900BF00);
  817.         WREG32(index_reg, 0x30801);
  818.         WREG32(data_reg, 0xBF008900);
  819. }
  820.  
  821. struct rv515_watermark {
  822.         u32        lb_request_fifo_depth;
  823.         fixed20_12 num_line_pair;
  824.         fixed20_12 estimated_width;
  825.         fixed20_12 worst_case_latency;
  826.         fixed20_12 consumption_rate;
  827.         fixed20_12 active_time;
  828.         fixed20_12 dbpp;
  829.         fixed20_12 priority_mark_max;
  830.         fixed20_12 priority_mark;
  831.         fixed20_12 sclk;
  832. };
  833.  
  834. void rv515_crtc_bandwidth_compute(struct radeon_device *rdev,
  835.                                   struct radeon_crtc *crtc,
  836.                                   struct rv515_watermark *wm)
  837. {
  838.         struct drm_display_mode *mode = &crtc->base.mode;
  839.         fixed20_12 a, b, c;
  840.         fixed20_12 pclk, request_fifo_depth, tolerable_latency, estimated_width;
  841.         fixed20_12 consumption_time, line_time, chunk_time, read_delay_latency;
  842.  
  843.         if (!crtc->base.enabled) {
  844.                 /* FIXME: wouldn't it better to set priority mark to maximum */
  845.                 wm->lb_request_fifo_depth = 4;
  846.                 return;
  847.         }
  848.  
  849.         if (crtc->vsc.full > rfixed_const(2))
  850.                 wm->num_line_pair.full = rfixed_const(2);
  851.         else
  852.                 wm->num_line_pair.full = rfixed_const(1);
  853.  
  854.         b.full = rfixed_const(mode->crtc_hdisplay);
  855.         c.full = rfixed_const(256);
  856.         a.full = rfixed_div(b, c);
  857.         request_fifo_depth.full = rfixed_mul(a, wm->num_line_pair);
  858.         request_fifo_depth.full = rfixed_ceil(request_fifo_depth);
  859.         if (a.full < rfixed_const(4)) {
  860.                 wm->lb_request_fifo_depth = 4;
  861.         } else {
  862.                 wm->lb_request_fifo_depth = rfixed_trunc(request_fifo_depth);
  863.         }
  864.  
  865.         /* Determine consumption rate
  866.          *  pclk = pixel clock period(ns) = 1000 / (mode.clock / 1000)
  867.          *  vtaps = number of vertical taps,
  868.          *  vsc = vertical scaling ratio, defined as source/destination
  869.          *  hsc = horizontal scaling ration, defined as source/destination
  870.          */
  871.         a.full = rfixed_const(mode->clock);
  872.         b.full = rfixed_const(1000);
  873.         a.full = rfixed_div(a, b);
  874.         pclk.full = rfixed_div(b, a);
  875.         if (crtc->rmx_type != RMX_OFF) {
  876.                 b.full = rfixed_const(2);
  877.                 if (crtc->vsc.full > b.full)
  878.                         b.full = crtc->vsc.full;
  879.                 b.full = rfixed_mul(b, crtc->hsc);
  880.                 c.full = rfixed_const(2);
  881.                 b.full = rfixed_div(b, c);
  882.                 consumption_time.full = rfixed_div(pclk, b);
  883.         } else {
  884.                 consumption_time.full = pclk.full;
  885.         }
  886.         a.full = rfixed_const(1);
  887.         wm->consumption_rate.full = rfixed_div(a, consumption_time);
  888.  
  889.  
  890.         /* Determine line time
  891.          *  LineTime = total time for one line of displayhtotal
  892.          *  LineTime = total number of horizontal pixels
  893.          *  pclk = pixel clock period(ns)
  894.          */
  895.         a.full = rfixed_const(crtc->base.mode.crtc_htotal);
  896.         line_time.full = rfixed_mul(a, pclk);
  897.  
  898.         /* Determine active time
  899.          *  ActiveTime = time of active region of display within one line,
  900.          *  hactive = total number of horizontal active pixels
  901.          *  htotal = total number of horizontal pixels
  902.          */
  903.         a.full = rfixed_const(crtc->base.mode.crtc_htotal);
  904.         b.full = rfixed_const(crtc->base.mode.crtc_hdisplay);
  905.         wm->active_time.full = rfixed_mul(line_time, b);
  906.         wm->active_time.full = rfixed_div(wm->active_time, a);
  907.  
  908.         /* Determine chunk time
  909.          * ChunkTime = the time it takes the DCP to send one chunk of data
  910.          * to the LB which consists of pipeline delay and inter chunk gap
  911.          * sclk = system clock(Mhz)
  912.          */
  913.         a.full = rfixed_const(600 * 1000);
  914.         chunk_time.full = rfixed_div(a, rdev->pm.sclk);
  915.         read_delay_latency.full = rfixed_const(1000);
  916.  
  917.         /* Determine the worst case latency
  918.          * NumLinePair = Number of line pairs to request(1=2 lines, 2=4 lines)
  919.          * WorstCaseLatency = worst case time from urgent to when the MC starts
  920.          *                    to return data
  921.          * READ_DELAY_IDLE_MAX = constant of 1us
  922.          * ChunkTime = time it takes the DCP to send one chunk of data to the LB
  923.          *             which consists of pipeline delay and inter chunk gap
  924.          */
  925.         if (rfixed_trunc(wm->num_line_pair) > 1) {
  926.                 a.full = rfixed_const(3);
  927.                 wm->worst_case_latency.full = rfixed_mul(a, chunk_time);
  928.                 wm->worst_case_latency.full += read_delay_latency.full;
  929.         } else {
  930.                 wm->worst_case_latency.full = chunk_time.full + read_delay_latency.full;
  931.         }
  932.  
  933.         /* Determine the tolerable latency
  934.          * TolerableLatency = Any given request has only 1 line time
  935.          *                    for the data to be returned
  936.          * LBRequestFifoDepth = Number of chunk requests the LB can
  937.          *                      put into the request FIFO for a display
  938.          *  LineTime = total time for one line of display
  939.          *  ChunkTime = the time it takes the DCP to send one chunk
  940.          *              of data to the LB which consists of
  941.          *  pipeline delay and inter chunk gap
  942.          */
  943.         if ((2+wm->lb_request_fifo_depth) >= rfixed_trunc(request_fifo_depth)) {
  944.                 tolerable_latency.full = line_time.full;
  945.         } else {
  946.                 tolerable_latency.full = rfixed_const(wm->lb_request_fifo_depth - 2);
  947.                 tolerable_latency.full = request_fifo_depth.full - tolerable_latency.full;
  948.                 tolerable_latency.full = rfixed_mul(tolerable_latency, chunk_time);
  949.                 tolerable_latency.full = line_time.full - tolerable_latency.full;
  950.         }
  951.         /* We assume worst case 32bits (4 bytes) */
  952.         wm->dbpp.full = rfixed_const(2 * 16);
  953.  
  954.         /* Determine the maximum priority mark
  955.          *  width = viewport width in pixels
  956.          */
  957.         a.full = rfixed_const(16);
  958.         wm->priority_mark_max.full = rfixed_const(crtc->base.mode.crtc_hdisplay);
  959.         wm->priority_mark_max.full = rfixed_div(wm->priority_mark_max, a);
  960.         wm->priority_mark_max.full = rfixed_ceil(wm->priority_mark_max);
  961.  
  962.         /* Determine estimated width */
  963.         estimated_width.full = tolerable_latency.full - wm->worst_case_latency.full;
  964.         estimated_width.full = rfixed_div(estimated_width, consumption_time);
  965.         if (rfixed_trunc(estimated_width) > crtc->base.mode.crtc_hdisplay) {
  966.                 wm->priority_mark.full = wm->priority_mark_max.full;
  967.         } else {
  968.                 a.full = rfixed_const(16);
  969.                 wm->priority_mark.full = rfixed_div(estimated_width, a);
  970.                 wm->priority_mark.full = rfixed_ceil(wm->priority_mark);
  971.                 wm->priority_mark.full = wm->priority_mark_max.full - wm->priority_mark.full;
  972.         }
  973. }
  974.  
  975. void rv515_bandwidth_avivo_update(struct radeon_device *rdev)
  976. {
  977.         struct drm_display_mode *mode0 = NULL;
  978.         struct drm_display_mode *mode1 = NULL;
  979.         struct rv515_watermark wm0;
  980.         struct rv515_watermark wm1;
  981.         u32 tmp;
  982.         fixed20_12 priority_mark02, priority_mark12, fill_rate;
  983.         fixed20_12 a, b;
  984.  
  985.         if (rdev->mode_info.crtcs[0]->base.enabled)
  986.                 mode0 = &rdev->mode_info.crtcs[0]->base.mode;
  987.         if (rdev->mode_info.crtcs[1]->base.enabled)
  988.                 mode1 = &rdev->mode_info.crtcs[1]->base.mode;
  989.         rs690_line_buffer_adjust(rdev, mode0, mode1);
  990.  
  991.         rv515_crtc_bandwidth_compute(rdev, rdev->mode_info.crtcs[0], &wm0);
  992.         rv515_crtc_bandwidth_compute(rdev, rdev->mode_info.crtcs[1], &wm1);
  993.  
  994.         tmp = wm0.lb_request_fifo_depth;
  995.         tmp |= wm1.lb_request_fifo_depth << 16;
  996.         WREG32(LB_MAX_REQ_OUTSTANDING, tmp);
  997.  
  998.         if (mode0 && mode1) {
  999.                 if (rfixed_trunc(wm0.dbpp) > 64)
  1000.                         a.full = rfixed_div(wm0.dbpp, wm0.num_line_pair);
  1001.                 else
  1002.                         a.full = wm0.num_line_pair.full;
  1003.                 if (rfixed_trunc(wm1.dbpp) > 64)
  1004.                         b.full = rfixed_div(wm1.dbpp, wm1.num_line_pair);
  1005.                 else
  1006.                         b.full = wm1.num_line_pair.full;
  1007.                 a.full += b.full;
  1008.                 fill_rate.full = rfixed_div(wm0.sclk, a);
  1009.                 if (wm0.consumption_rate.full > fill_rate.full) {
  1010.                         b.full = wm0.consumption_rate.full - fill_rate.full;
  1011.                         b.full = rfixed_mul(b, wm0.active_time);
  1012.                         a.full = rfixed_const(16);
  1013.                         b.full = rfixed_div(b, a);
  1014.                         a.full = rfixed_mul(wm0.worst_case_latency,
  1015.                                                 wm0.consumption_rate);
  1016.                         priority_mark02.full = a.full + b.full;
  1017.                 } else {
  1018.                         a.full = rfixed_mul(wm0.worst_case_latency,
  1019.                                                 wm0.consumption_rate);
  1020.                         b.full = rfixed_const(16 * 1000);
  1021.                         priority_mark02.full = rfixed_div(a, b);
  1022.                 }
  1023.                 if (wm1.consumption_rate.full > fill_rate.full) {
  1024.                         b.full = wm1.consumption_rate.full - fill_rate.full;
  1025.                         b.full = rfixed_mul(b, wm1.active_time);
  1026.                         a.full = rfixed_const(16);
  1027.                         b.full = rfixed_div(b, a);
  1028.                         a.full = rfixed_mul(wm1.worst_case_latency,
  1029.                                                 wm1.consumption_rate);
  1030.                         priority_mark12.full = a.full + b.full;
  1031.                 } else {
  1032.                         a.full = rfixed_mul(wm1.worst_case_latency,
  1033.                                                 wm1.consumption_rate);
  1034.                         b.full = rfixed_const(16 * 1000);
  1035.                         priority_mark12.full = rfixed_div(a, b);
  1036.                 }
  1037.                 if (wm0.priority_mark.full > priority_mark02.full)
  1038.                         priority_mark02.full = wm0.priority_mark.full;
  1039.                 if (rfixed_trunc(priority_mark02) < 0)
  1040.                         priority_mark02.full = 0;
  1041.                 if (wm0.priority_mark_max.full > priority_mark02.full)
  1042.                         priority_mark02.full = wm0.priority_mark_max.full;
  1043.                 if (wm1.priority_mark.full > priority_mark12.full)
  1044.                         priority_mark12.full = wm1.priority_mark.full;
  1045.                 if (rfixed_trunc(priority_mark12) < 0)
  1046.                         priority_mark12.full = 0;
  1047.                 if (wm1.priority_mark_max.full > priority_mark12.full)
  1048.                         priority_mark12.full = wm1.priority_mark_max.full;
  1049.                 WREG32(D1MODE_PRIORITY_A_CNT, rfixed_trunc(priority_mark02));
  1050.                 WREG32(D1MODE_PRIORITY_B_CNT, rfixed_trunc(priority_mark02));
  1051.                 WREG32(D2MODE_PRIORITY_A_CNT, rfixed_trunc(priority_mark12));
  1052.                 WREG32(D2MODE_PRIORITY_B_CNT, rfixed_trunc(priority_mark12));
  1053.         } else if (mode0) {
  1054.                 if (rfixed_trunc(wm0.dbpp) > 64)
  1055.                         a.full = rfixed_div(wm0.dbpp, wm0.num_line_pair);
  1056.                 else
  1057.                         a.full = wm0.num_line_pair.full;
  1058.                 fill_rate.full = rfixed_div(wm0.sclk, a);
  1059.                 if (wm0.consumption_rate.full > fill_rate.full) {
  1060.                         b.full = wm0.consumption_rate.full - fill_rate.full;
  1061.                         b.full = rfixed_mul(b, wm0.active_time);
  1062.                         a.full = rfixed_const(16);
  1063.                         b.full = rfixed_div(b, a);
  1064.                         a.full = rfixed_mul(wm0.worst_case_latency,
  1065.                                                 wm0.consumption_rate);
  1066.                         priority_mark02.full = a.full + b.full;
  1067.                 } else {
  1068.                         a.full = rfixed_mul(wm0.worst_case_latency,
  1069.                                                 wm0.consumption_rate);
  1070.                         b.full = rfixed_const(16);
  1071.                         priority_mark02.full = rfixed_div(a, b);
  1072.                 }
  1073.                 if (wm0.priority_mark.full > priority_mark02.full)
  1074.                         priority_mark02.full = wm0.priority_mark.full;
  1075.                 if (rfixed_trunc(priority_mark02) < 0)
  1076.                         priority_mark02.full = 0;
  1077.                 if (wm0.priority_mark_max.full > priority_mark02.full)
  1078.                         priority_mark02.full = wm0.priority_mark_max.full;
  1079.                 WREG32(D1MODE_PRIORITY_A_CNT, rfixed_trunc(priority_mark02));
  1080.                 WREG32(D1MODE_PRIORITY_B_CNT, rfixed_trunc(priority_mark02));
  1081.                 WREG32(D2MODE_PRIORITY_A_CNT, MODE_PRIORITY_OFF);
  1082.                 WREG32(D2MODE_PRIORITY_B_CNT, MODE_PRIORITY_OFF);
  1083.         } else {
  1084.                 if (rfixed_trunc(wm1.dbpp) > 64)
  1085.                         a.full = rfixed_div(wm1.dbpp, wm1.num_line_pair);
  1086.                 else
  1087.                         a.full = wm1.num_line_pair.full;
  1088.                 fill_rate.full = rfixed_div(wm1.sclk, a);
  1089.                 if (wm1.consumption_rate.full > fill_rate.full) {
  1090.                         b.full = wm1.consumption_rate.full - fill_rate.full;
  1091.                         b.full = rfixed_mul(b, wm1.active_time);
  1092.                         a.full = rfixed_const(16);
  1093.                         b.full = rfixed_div(b, a);
  1094.                         a.full = rfixed_mul(wm1.worst_case_latency,
  1095.                                                 wm1.consumption_rate);
  1096.                         priority_mark12.full = a.full + b.full;
  1097.                 } else {
  1098.                         a.full = rfixed_mul(wm1.worst_case_latency,
  1099.                                                 wm1.consumption_rate);
  1100.                         b.full = rfixed_const(16 * 1000);
  1101.                         priority_mark12.full = rfixed_div(a, b);
  1102.                 }
  1103.                 if (wm1.priority_mark.full > priority_mark12.full)
  1104.                         priority_mark12.full = wm1.priority_mark.full;
  1105.                 if (rfixed_trunc(priority_mark12) < 0)
  1106.                         priority_mark12.full = 0;
  1107.                 if (wm1.priority_mark_max.full > priority_mark12.full)
  1108.                         priority_mark12.full = wm1.priority_mark_max.full;
  1109.                 WREG32(D1MODE_PRIORITY_A_CNT, MODE_PRIORITY_OFF);
  1110.                 WREG32(D1MODE_PRIORITY_B_CNT, MODE_PRIORITY_OFF);
  1111.                 WREG32(D2MODE_PRIORITY_A_CNT, rfixed_trunc(priority_mark12));
  1112.                 WREG32(D2MODE_PRIORITY_B_CNT, rfixed_trunc(priority_mark12));
  1113.         }
  1114. }
  1115.  
  1116. void rv515_bandwidth_update(struct radeon_device *rdev)
  1117. {
  1118.         uint32_t tmp;
  1119.         struct drm_display_mode *mode0 = NULL;
  1120.         struct drm_display_mode *mode1 = NULL;
  1121.  
  1122.         if (rdev->mode_info.crtcs[0]->base.enabled)
  1123.                 mode0 = &rdev->mode_info.crtcs[0]->base.mode;
  1124.         if (rdev->mode_info.crtcs[1]->base.enabled)
  1125.                 mode1 = &rdev->mode_info.crtcs[1]->base.mode;
  1126.         /*
  1127.          * Set display0/1 priority up in the memory controller for
  1128.          * modes if the user specifies HIGH for displaypriority
  1129.          * option.
  1130.          */
  1131.         if (rdev->disp_priority == 2) {
  1132.                 tmp = RREG32_MC(MC_MISC_LAT_TIMER);
  1133.                 tmp &= ~MC_DISP1R_INIT_LAT_MASK;
  1134.                 tmp &= ~MC_DISP0R_INIT_LAT_MASK;
  1135.                 if (mode1)
  1136.                         tmp |= (1 << MC_DISP1R_INIT_LAT_SHIFT);
  1137.                 if (mode0)
  1138.                         tmp |= (1 << MC_DISP0R_INIT_LAT_SHIFT);
  1139.                 WREG32_MC(MC_MISC_LAT_TIMER, tmp);
  1140.         }
  1141.         rv515_bandwidth_avivo_update(rdev);
  1142. }
  1143.