Subversion Repositories Kolibri OS

Rev

Rev 1430 | Rev 2997 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /*
  2.  * Copyright 2008 Advanced Micro Devices, Inc.
  3.  * Copyright 2008 Red Hat Inc.
  4.  * Copyright 2009 Jerome Glisse.
  5.  *
  6.  * Permission is hereby granted, free of charge, to any person obtaining a
  7.  * copy of this software and associated documentation files (the "Software"),
  8.  * to deal in the Software without restriction, including without limitation
  9.  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10.  * and/or sell copies of the Software, and to permit persons to whom the
  11.  * Software is furnished to do so, subject to the following conditions:
  12.  *
  13.  * The above copyright notice and this permission notice shall be included in
  14.  * all copies or substantial portions of the Software.
  15.  *
  16.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17.  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18.  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19.  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20.  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21.  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22.  * OTHER DEALINGS IN THE SOFTWARE.
  23.  *
  24.  * Authors: Dave Airlie
  25.  *          Alex Deucher
  26.  *          Jerome Glisse
  27.  */
  28. #include "drmP.h"
  29. #include "drm.h"
  30. #include "radeon_drm.h"
  31. #include "radeon_reg.h"
  32. #include "radeon.h"
  33. #include "radeon_asic.h"
  34.  
  35. #include "r100d.h"
  36. #include "r200_reg_safe.h"
  37.  
  38. #if 0
  39.  
  40. #include "r100_track.h"
  41.  
  42. static int r200_get_vtx_size_0(uint32_t vtx_fmt_0)
  43. {
  44.         int vtx_size, i;
  45.         vtx_size = 2;
  46.  
  47.         if (vtx_fmt_0 & R200_VTX_Z0)
  48.                 vtx_size++;
  49.         if (vtx_fmt_0 & R200_VTX_W0)
  50.                 vtx_size++;
  51.         /* blend weight */
  52.         if (vtx_fmt_0 & (0x7 << R200_VTX_WEIGHT_COUNT_SHIFT))
  53.                 vtx_size += (vtx_fmt_0 >> R200_VTX_WEIGHT_COUNT_SHIFT) & 0x7;
  54.         if (vtx_fmt_0 & R200_VTX_PV_MATRIX_SEL)
  55.                 vtx_size++;
  56.         if (vtx_fmt_0 & R200_VTX_N0)
  57.                 vtx_size += 3;
  58.         if (vtx_fmt_0 & R200_VTX_POINT_SIZE)
  59.                 vtx_size++;
  60.         if (vtx_fmt_0 & R200_VTX_DISCRETE_FOG)
  61.                 vtx_size++;
  62.         if (vtx_fmt_0 & R200_VTX_SHININESS_0)
  63.                 vtx_size++;
  64.         if (vtx_fmt_0 & R200_VTX_SHININESS_1)
  65.                 vtx_size++;
  66.         for (i = 0; i < 8; i++) {
  67.                 int color_size = (vtx_fmt_0 >> (11 + 2*i)) & 0x3;
  68.                 switch (color_size) {
  69.                 case 0: break;
  70.                 case 1: vtx_size++; break;
  71.                 case 2: vtx_size += 3; break;
  72.                 case 3: vtx_size += 4; break;
  73.                 }
  74.         }
  75.         if (vtx_fmt_0 & R200_VTX_XY1)
  76.                 vtx_size += 2;
  77.         if (vtx_fmt_0 & R200_VTX_Z1)
  78.                 vtx_size++;
  79.         if (vtx_fmt_0 & R200_VTX_W1)
  80.                 vtx_size++;
  81.         if (vtx_fmt_0 & R200_VTX_N1)
  82.                 vtx_size += 3;
  83.         return vtx_size;
  84. }
  85.  
  86. int r200_copy_dma(struct radeon_device *rdev,
  87.                   uint64_t src_offset,
  88.                   uint64_t dst_offset,
  89.                   unsigned num_pages,
  90.                   struct radeon_fence *fence)
  91. {
  92.         uint32_t size;
  93.         uint32_t cur_size;
  94.         int i, num_loops;
  95.         int r = 0;
  96.  
  97.         /* radeon pitch is /64 */
  98.         size = num_pages << PAGE_SHIFT;
  99.         num_loops = DIV_ROUND_UP(size, 0x1FFFFF);
  100.         r = radeon_ring_lock(rdev, num_loops * 4 + 64);
  101.         if (r) {
  102.                 DRM_ERROR("radeon: moving bo (%d).\n", r);
  103.                 return r;
  104.         }
  105.         /* Must wait for 2D idle & clean before DMA or hangs might happen */
  106.         radeon_ring_write(rdev, PACKET0(RADEON_WAIT_UNTIL, 0));
  107.         radeon_ring_write(rdev, (1 << 16));
  108.         for (i = 0; i < num_loops; i++) {
  109.                 cur_size = size;
  110.                 if (cur_size > 0x1FFFFF) {
  111.                         cur_size = 0x1FFFFF;
  112.                 }
  113.                 size -= cur_size;
  114.                 radeon_ring_write(rdev, PACKET0(0x720, 2));
  115.                 radeon_ring_write(rdev, src_offset);
  116.                 radeon_ring_write(rdev, dst_offset);
  117.                 radeon_ring_write(rdev, cur_size | (1 << 31) | (1 << 30));
  118.                 src_offset += cur_size;
  119.                 dst_offset += cur_size;
  120.         }
  121.         radeon_ring_write(rdev, PACKET0(RADEON_WAIT_UNTIL, 0));
  122.         radeon_ring_write(rdev, RADEON_WAIT_DMA_GUI_IDLE);
  123.         if (fence) {
  124.                 r = radeon_fence_emit(rdev, fence);
  125.         }
  126.         radeon_ring_unlock_commit(rdev);
  127.         return r;
  128. }
  129.  
  130.  
  131. static int r200_get_vtx_size_1(uint32_t vtx_fmt_1)
  132. {
  133.         int vtx_size, i, tex_size;
  134.         vtx_size = 0;
  135.         for (i = 0; i < 6; i++) {
  136.                 tex_size = (vtx_fmt_1 >> (i * 3)) & 0x7;
  137.                 if (tex_size > 4)
  138.                         continue;
  139.                 vtx_size += tex_size;
  140.         }
  141.         return vtx_size;
  142. }
  143.  
  144. int r200_packet0_check(struct radeon_cs_parser *p,
  145.                        struct radeon_cs_packet *pkt,
  146.                        unsigned idx, unsigned reg)
  147. {
  148.         struct radeon_cs_reloc *reloc;
  149.         struct r100_cs_track *track;
  150.         volatile uint32_t *ib;
  151.         uint32_t tmp;
  152.         int r;
  153.         int i;
  154.         int face;
  155.         u32 tile_flags = 0;
  156.         u32 idx_value;
  157.  
  158.         ib = p->ib->ptr;
  159.         track = (struct r100_cs_track *)p->track;
  160.         idx_value = radeon_get_ib_value(p, idx);
  161.         switch (reg) {
  162.         case RADEON_CRTC_GUI_TRIG_VLINE:
  163.                 r = r100_cs_packet_parse_vline(p);
  164.                 if (r) {
  165.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  166.                                   idx, reg);
  167.                         r100_cs_dump_packet(p, pkt);
  168.                         return r;
  169.                 }
  170.                 break;
  171.                 /* FIXME: only allow PACKET3 blit? easier to check for out of
  172.                  * range access */
  173.         case RADEON_DST_PITCH_OFFSET:
  174.         case RADEON_SRC_PITCH_OFFSET:
  175.                 r = r100_reloc_pitch_offset(p, pkt, idx, reg);
  176.                 if (r)
  177.                         return r;
  178.                 break;
  179.         case RADEON_RB3D_DEPTHOFFSET:
  180.                 r = r100_cs_packet_next_reloc(p, &reloc);
  181.                 if (r) {
  182.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  183.                                   idx, reg);
  184.                         r100_cs_dump_packet(p, pkt);
  185.                         return r;
  186.                 }
  187.                 track->zb.robj = reloc->robj;
  188.                 track->zb.offset = idx_value;
  189.                 track->zb_dirty = true;
  190.                 ib[idx] = idx_value + ((u32)reloc->lobj.gpu_offset);
  191.                 break;
  192.         case RADEON_RB3D_COLOROFFSET:
  193.                 r = r100_cs_packet_next_reloc(p, &reloc);
  194.                 if (r) {
  195.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  196.                                   idx, reg);
  197.                         r100_cs_dump_packet(p, pkt);
  198.                         return r;
  199.                 }
  200.                 track->cb[0].robj = reloc->robj;
  201.                 track->cb[0].offset = idx_value;
  202.                 track->cb_dirty = true;
  203.                 ib[idx] = idx_value + ((u32)reloc->lobj.gpu_offset);
  204.                 break;
  205.         case R200_PP_TXOFFSET_0:
  206.         case R200_PP_TXOFFSET_1:
  207.         case R200_PP_TXOFFSET_2:
  208.         case R200_PP_TXOFFSET_3:
  209.         case R200_PP_TXOFFSET_4:
  210.         case R200_PP_TXOFFSET_5:
  211.                 i = (reg - R200_PP_TXOFFSET_0) / 24;
  212.                 r = r100_cs_packet_next_reloc(p, &reloc);
  213.                 if (r) {
  214.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  215.                                   idx, reg);
  216.                         r100_cs_dump_packet(p, pkt);
  217.                         return r;
  218.                 }
  219.                 ib[idx] = idx_value + ((u32)reloc->lobj.gpu_offset);
  220.                 track->textures[i].robj = reloc->robj;
  221.                 track->tex_dirty = true;
  222.                 break;
  223.         case R200_PP_CUBIC_OFFSET_F1_0:
  224.         case R200_PP_CUBIC_OFFSET_F2_0:
  225.         case R200_PP_CUBIC_OFFSET_F3_0:
  226.         case R200_PP_CUBIC_OFFSET_F4_0:
  227.         case R200_PP_CUBIC_OFFSET_F5_0:
  228.         case R200_PP_CUBIC_OFFSET_F1_1:
  229.         case R200_PP_CUBIC_OFFSET_F2_1:
  230.         case R200_PP_CUBIC_OFFSET_F3_1:
  231.         case R200_PP_CUBIC_OFFSET_F4_1:
  232.         case R200_PP_CUBIC_OFFSET_F5_1:
  233.         case R200_PP_CUBIC_OFFSET_F1_2:
  234.         case R200_PP_CUBIC_OFFSET_F2_2:
  235.         case R200_PP_CUBIC_OFFSET_F3_2:
  236.         case R200_PP_CUBIC_OFFSET_F4_2:
  237.         case R200_PP_CUBIC_OFFSET_F5_2:
  238.         case R200_PP_CUBIC_OFFSET_F1_3:
  239.         case R200_PP_CUBIC_OFFSET_F2_3:
  240.         case R200_PP_CUBIC_OFFSET_F3_3:
  241.         case R200_PP_CUBIC_OFFSET_F4_3:
  242.         case R200_PP_CUBIC_OFFSET_F5_3:
  243.         case R200_PP_CUBIC_OFFSET_F1_4:
  244.         case R200_PP_CUBIC_OFFSET_F2_4:
  245.         case R200_PP_CUBIC_OFFSET_F3_4:
  246.         case R200_PP_CUBIC_OFFSET_F4_4:
  247.         case R200_PP_CUBIC_OFFSET_F5_4:
  248.         case R200_PP_CUBIC_OFFSET_F1_5:
  249.         case R200_PP_CUBIC_OFFSET_F2_5:
  250.         case R200_PP_CUBIC_OFFSET_F3_5:
  251.         case R200_PP_CUBIC_OFFSET_F4_5:
  252.         case R200_PP_CUBIC_OFFSET_F5_5:
  253.                 i = (reg - R200_PP_TXOFFSET_0) / 24;
  254.                 face = (reg - ((i * 24) + R200_PP_TXOFFSET_0)) / 4;
  255.                 r = r100_cs_packet_next_reloc(p, &reloc);
  256.                 if (r) {
  257.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  258.                                   idx, reg);
  259.                         r100_cs_dump_packet(p, pkt);
  260.                         return r;
  261.                 }
  262.                 track->textures[i].cube_info[face - 1].offset = idx_value;
  263.                 ib[idx] = idx_value + ((u32)reloc->lobj.gpu_offset);
  264.                 track->textures[i].cube_info[face - 1].robj = reloc->robj;
  265.                 track->tex_dirty = true;
  266.                 break;
  267.         case RADEON_RE_WIDTH_HEIGHT:
  268.                 track->maxy = ((idx_value >> 16) & 0x7FF);
  269.                 track->cb_dirty = true;
  270.                 track->zb_dirty = true;
  271.                 break;
  272.         case RADEON_RB3D_COLORPITCH:
  273.                 r = r100_cs_packet_next_reloc(p, &reloc);
  274.                 if (r) {
  275.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  276.                                   idx, reg);
  277.                         r100_cs_dump_packet(p, pkt);
  278.                         return r;
  279.                 }
  280.  
  281.                 if (reloc->lobj.tiling_flags & RADEON_TILING_MACRO)
  282.                         tile_flags |= RADEON_COLOR_TILE_ENABLE;
  283.                 if (reloc->lobj.tiling_flags & RADEON_TILING_MICRO)
  284.                         tile_flags |= RADEON_COLOR_MICROTILE_ENABLE;
  285.  
  286.                 tmp = idx_value & ~(0x7 << 16);
  287.                 tmp |= tile_flags;
  288.                 ib[idx] = tmp;
  289.  
  290.                 track->cb[0].pitch = idx_value & RADEON_COLORPITCH_MASK;
  291.                 track->cb_dirty = true;
  292.                 break;
  293.         case RADEON_RB3D_DEPTHPITCH:
  294.                 track->zb.pitch = idx_value & RADEON_DEPTHPITCH_MASK;
  295.                 track->zb_dirty = true;
  296.                 break;
  297.         case RADEON_RB3D_CNTL:
  298.                 switch ((idx_value >> RADEON_RB3D_COLOR_FORMAT_SHIFT) & 0x1f) {
  299.                 case 7:
  300.                 case 8:
  301.                 case 9:
  302.                 case 11:
  303.                 case 12:
  304.                         track->cb[0].cpp = 1;
  305.                         break;
  306.                 case 3:
  307.                 case 4:
  308.                 case 15:
  309.                         track->cb[0].cpp = 2;
  310.                         break;
  311.                 case 6:
  312.                         track->cb[0].cpp = 4;
  313.                         break;
  314.                 default:
  315.                         DRM_ERROR("Invalid color buffer format (%d) !\n",
  316.                                   ((idx_value >> RADEON_RB3D_COLOR_FORMAT_SHIFT) & 0x1f));
  317.                         return -EINVAL;
  318.                 }
  319.                 if (idx_value & RADEON_DEPTHXY_OFFSET_ENABLE) {
  320.                         DRM_ERROR("No support for depth xy offset in kms\n");
  321.                         return -EINVAL;
  322.                 }
  323.  
  324.                 track->z_enabled = !!(idx_value & RADEON_Z_ENABLE);
  325.                 track->cb_dirty = true;
  326.                 track->zb_dirty = true;
  327.                 break;
  328.         case RADEON_RB3D_ZSTENCILCNTL:
  329.                 switch (idx_value & 0xf) {
  330.                 case 0:
  331.                         track->zb.cpp = 2;
  332.                         break;
  333.                 case 2:
  334.                 case 3:
  335.                 case 4:
  336.                 case 5:
  337.                 case 9:
  338.                 case 11:
  339.                         track->zb.cpp = 4;
  340.                         break;
  341.                 default:
  342.                         break;
  343.                 }
  344.                 track->zb_dirty = true;
  345.                 break;
  346.         case RADEON_RB3D_ZPASS_ADDR:
  347.                 r = r100_cs_packet_next_reloc(p, &reloc);
  348.                 if (r) {
  349.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  350.                                   idx, reg);
  351.                         r100_cs_dump_packet(p, pkt);
  352.                         return r;
  353.                 }
  354.                 ib[idx] = idx_value + ((u32)reloc->lobj.gpu_offset);
  355.                 break;
  356.         case RADEON_PP_CNTL:
  357.                 {
  358.                         uint32_t temp = idx_value >> 4;
  359.                         for (i = 0; i < track->num_texture; i++)
  360.                                 track->textures[i].enabled = !!(temp & (1 << i));
  361.                         track->tex_dirty = true;
  362.                 }
  363.                 break;
  364.         case RADEON_SE_VF_CNTL:
  365.                 track->vap_vf_cntl = idx_value;
  366.                 break;
  367.         case 0x210c:
  368.                 /* VAP_VF_MAX_VTX_INDX */
  369.                 track->max_indx = idx_value & 0x00FFFFFFUL;
  370.                 break;
  371.         case R200_SE_VTX_FMT_0:
  372.                 track->vtx_size = r200_get_vtx_size_0(idx_value);
  373.                 break;
  374.         case R200_SE_VTX_FMT_1:
  375.                 track->vtx_size += r200_get_vtx_size_1(idx_value);
  376.                 break;
  377.         case R200_PP_TXSIZE_0:
  378.         case R200_PP_TXSIZE_1:
  379.         case R200_PP_TXSIZE_2:
  380.         case R200_PP_TXSIZE_3:
  381.         case R200_PP_TXSIZE_4:
  382.         case R200_PP_TXSIZE_5:
  383.                 i = (reg - R200_PP_TXSIZE_0) / 32;
  384.                 track->textures[i].width = (idx_value & RADEON_TEX_USIZE_MASK) + 1;
  385.                 track->textures[i].height = ((idx_value & RADEON_TEX_VSIZE_MASK) >> RADEON_TEX_VSIZE_SHIFT) + 1;
  386.                 track->tex_dirty = true;
  387.                 break;
  388.         case R200_PP_TXPITCH_0:
  389.         case R200_PP_TXPITCH_1:
  390.         case R200_PP_TXPITCH_2:
  391.         case R200_PP_TXPITCH_3:
  392.         case R200_PP_TXPITCH_4:
  393.         case R200_PP_TXPITCH_5:
  394.                 i = (reg - R200_PP_TXPITCH_0) / 32;
  395.                 track->textures[i].pitch = idx_value + 32;
  396.                 track->tex_dirty = true;
  397.                 break;
  398.         case R200_PP_TXFILTER_0:
  399.         case R200_PP_TXFILTER_1:
  400.         case R200_PP_TXFILTER_2:
  401.         case R200_PP_TXFILTER_3:
  402.         case R200_PP_TXFILTER_4:
  403.         case R200_PP_TXFILTER_5:
  404.                 i = (reg - R200_PP_TXFILTER_0) / 32;
  405.                 track->textures[i].num_levels = ((idx_value & R200_MAX_MIP_LEVEL_MASK)
  406.                                                  >> R200_MAX_MIP_LEVEL_SHIFT);
  407.                 tmp = (idx_value >> 23) & 0x7;
  408.                 if (tmp == 2 || tmp == 6)
  409.                         track->textures[i].roundup_w = false;
  410.                 tmp = (idx_value >> 27) & 0x7;
  411.                 if (tmp == 2 || tmp == 6)
  412.                         track->textures[i].roundup_h = false;
  413.                 track->tex_dirty = true;
  414.                 break;
  415.         case R200_PP_TXMULTI_CTL_0:
  416.         case R200_PP_TXMULTI_CTL_1:
  417.         case R200_PP_TXMULTI_CTL_2:
  418.         case R200_PP_TXMULTI_CTL_3:
  419.         case R200_PP_TXMULTI_CTL_4:
  420.         case R200_PP_TXMULTI_CTL_5:
  421.                 i = (reg - R200_PP_TXMULTI_CTL_0) / 32;
  422.                 break;
  423.         case R200_PP_TXFORMAT_X_0:
  424.         case R200_PP_TXFORMAT_X_1:
  425.         case R200_PP_TXFORMAT_X_2:
  426.         case R200_PP_TXFORMAT_X_3:
  427.         case R200_PP_TXFORMAT_X_4:
  428.         case R200_PP_TXFORMAT_X_5:
  429.                 i = (reg - R200_PP_TXFORMAT_X_0) / 32;
  430.                 track->textures[i].txdepth = idx_value & 0x7;
  431.                 tmp = (idx_value >> 16) & 0x3;
  432.                 /* 2D, 3D, CUBE */
  433.                 switch (tmp) {
  434.                 case 0:
  435.                 case 3:
  436.                 case 4:
  437.                 case 5:
  438.                 case 6:
  439.                 case 7:
  440.                         /* 1D/2D */
  441.                         track->textures[i].tex_coord_type = 0;
  442.                         break;
  443.                 case 1:
  444.                         /* CUBE */
  445.                         track->textures[i].tex_coord_type = 2;
  446.                         break;
  447.                 case 2:
  448.                         /* 3D */
  449.                         track->textures[i].tex_coord_type = 1;
  450.                         break;
  451.                 }
  452.                 track->tex_dirty = true;
  453.                 break;
  454.         case R200_PP_TXFORMAT_0:
  455.         case R200_PP_TXFORMAT_1:
  456.         case R200_PP_TXFORMAT_2:
  457.         case R200_PP_TXFORMAT_3:
  458.         case R200_PP_TXFORMAT_4:
  459.         case R200_PP_TXFORMAT_5:
  460.                 i = (reg - R200_PP_TXFORMAT_0) / 32;
  461.                 if (idx_value & R200_TXFORMAT_NON_POWER2) {
  462.                         track->textures[i].use_pitch = 1;
  463.                 } else {
  464.                         track->textures[i].use_pitch = 0;
  465.                         track->textures[i].width = 1 << ((idx_value >> RADEON_TXFORMAT_WIDTH_SHIFT) & RADEON_TXFORMAT_WIDTH_MASK);
  466.                         track->textures[i].height = 1 << ((idx_value >> RADEON_TXFORMAT_HEIGHT_SHIFT) & RADEON_TXFORMAT_HEIGHT_MASK);
  467.                 }
  468.                 if (idx_value & R200_TXFORMAT_LOOKUP_DISABLE)
  469.                         track->textures[i].lookup_disable = true;
  470.                 switch ((idx_value & RADEON_TXFORMAT_FORMAT_MASK)) {
  471.                 case R200_TXFORMAT_I8:
  472.                 case R200_TXFORMAT_RGB332:
  473.                 case R200_TXFORMAT_Y8:
  474.                         track->textures[i].cpp = 1;
  475.                         track->textures[i].compress_format = R100_TRACK_COMP_NONE;
  476.                         break;
  477.                 case R200_TXFORMAT_AI88:
  478.                 case R200_TXFORMAT_ARGB1555:
  479.                 case R200_TXFORMAT_RGB565:
  480.                 case R200_TXFORMAT_ARGB4444:
  481.                 case R200_TXFORMAT_VYUY422:
  482.                 case R200_TXFORMAT_YVYU422:
  483.                 case R200_TXFORMAT_LDVDU655:
  484.                 case R200_TXFORMAT_DVDU88:
  485.                 case R200_TXFORMAT_AVYU4444:
  486.                         track->textures[i].cpp = 2;
  487.                         track->textures[i].compress_format = R100_TRACK_COMP_NONE;
  488.                         break;
  489.                 case R200_TXFORMAT_ARGB8888:
  490.                 case R200_TXFORMAT_RGBA8888:
  491.                 case R200_TXFORMAT_ABGR8888:
  492.                 case R200_TXFORMAT_BGR111110:
  493.                 case R200_TXFORMAT_LDVDU8888:
  494.                         track->textures[i].cpp = 4;
  495.                         track->textures[i].compress_format = R100_TRACK_COMP_NONE;
  496.                         break;
  497.                 case R200_TXFORMAT_DXT1:
  498.                         track->textures[i].cpp = 1;
  499.                         track->textures[i].compress_format = R100_TRACK_COMP_DXT1;
  500.                         break;
  501.                 case R200_TXFORMAT_DXT23:
  502.                 case R200_TXFORMAT_DXT45:
  503.                         track->textures[i].cpp = 1;
  504.                         track->textures[i].compress_format = R100_TRACK_COMP_DXT1;
  505.                         break;
  506.                 }
  507.                 track->textures[i].cube_info[4].width = 1 << ((idx_value >> 16) & 0xf);
  508.                 track->textures[i].cube_info[4].height = 1 << ((idx_value >> 20) & 0xf);
  509.                 track->tex_dirty = true;
  510.                 break;
  511.         case R200_PP_CUBIC_FACES_0:
  512.         case R200_PP_CUBIC_FACES_1:
  513.         case R200_PP_CUBIC_FACES_2:
  514.         case R200_PP_CUBIC_FACES_3:
  515.         case R200_PP_CUBIC_FACES_4:
  516.         case R200_PP_CUBIC_FACES_5:
  517.                 tmp = idx_value;
  518.                 i = (reg - R200_PP_CUBIC_FACES_0) / 32;
  519.                 for (face = 0; face < 4; face++) {
  520.                         track->textures[i].cube_info[face].width = 1 << ((tmp >> (face * 8)) & 0xf);
  521.                         track->textures[i].cube_info[face].height = 1 << ((tmp >> ((face * 8) + 4)) & 0xf);
  522.                 }
  523.                 track->tex_dirty = true;
  524.                 break;
  525.         default:
  526.                 printk(KERN_ERR "Forbidden register 0x%04X in cs at %d\n",
  527.                        reg, idx);
  528.                 return -EINVAL;
  529.         }
  530.         return 0;
  531. }
  532. #endif
  533.  
  534. void r200_set_safe_registers(struct radeon_device *rdev)
  535. {
  536.         rdev->config.r100.reg_safe_bm = r200_reg_safe_bm;
  537.         rdev->config.r100.reg_safe_bm_size = ARRAY_SIZE(r200_reg_safe_bm);
  538. }
  539.