Subversion Repositories Kolibri OS

Rev

Rev 4359 | Blame | Compare with Previous | Last modification | View Log | RSS feed

  1. #ifndef INTEL_DRIVER_H
  2. #define INTEL_DRIVER_H
  3.  
  4. #define INTEL_VERSION 4000
  5. #define INTEL_NAME "intel"
  6. #define INTEL_DRIVER_NAME "intel"
  7.  
  8. #define INTEL_VERSION_MAJOR PACKAGE_VERSION_MAJOR
  9. #define INTEL_VERSION_MINOR PACKAGE_VERSION_MINOR
  10. #define INTEL_VERSION_PATCH PACKAGE_VERSION_PATCHLEVEL
  11.  
  12. #define PCI_CHIP_I810              0x7121
  13. #define PCI_CHIP_I810_DC100        0x7123
  14. #define PCI_CHIP_I810_E            0x7125
  15. #define PCI_CHIP_I815              0x1132
  16.  
  17. #define PCI_CHIP_I830_M            0x3577
  18. #define PCI_CHIP_845_G             0x2562
  19. #define PCI_CHIP_I854              0x358E
  20. #define PCI_CHIP_I855_GM           0x3582
  21. #define PCI_CHIP_I865_G            0x2572
  22.  
  23. #define PCI_CHIP_I915_G            0x2582
  24. #define PCI_CHIP_I915_GM           0x2592
  25. #define PCI_CHIP_E7221_G           0x258A
  26. #define PCI_CHIP_I945_G        0x2772
  27. #define PCI_CHIP_I945_GM        0x27A2
  28. #define PCI_CHIP_I945_GME        0x27AE
  29. #define PCI_CHIP_PINEVIEW_M             0xA011
  30. #define PCI_CHIP_PINEVIEW_G             0xA001
  31. #define PCI_CHIP_Q35_G          0x29B2
  32. #define PCI_CHIP_G33_G          0x29C2
  33. #define PCI_CHIP_Q33_G          0x29D2
  34.  
  35. #define PCI_CHIP_G35_G          0x2982
  36. #define PCI_CHIP_I965_Q         0x2992
  37. #define PCI_CHIP_I965_G         0x29A2
  38. #define PCI_CHIP_I946_GZ                0x2972
  39. #define PCI_CHIP_I965_GM        0x2A02
  40. #define PCI_CHIP_I965_GME       0x2A12
  41. #define PCI_CHIP_GM45_GM        0x2A42
  42. #define PCI_CHIP_G45_E_G        0x2E02
  43. #define PCI_CHIP_G45_G          0x2E22
  44. #define PCI_CHIP_Q45_G          0x2E12
  45. #define PCI_CHIP_G41_G          0x2E32
  46. #define PCI_CHIP_B43_G          0x2E42
  47. #define PCI_CHIP_B43_G1         0x2E92
  48.  
  49. #define PCI_CHIP_IRONLAKE_D_G           0x0042
  50. #define PCI_CHIP_IRONLAKE_M_G           0x0046
  51.  
  52. #define PCI_CHIP_SANDYBRIDGE_GT1        0x0102
  53. #define PCI_CHIP_SANDYBRIDGE_GT2        0x0112
  54. #define PCI_CHIP_SANDYBRIDGE_GT2_PLUS   0x0122
  55. #define PCI_CHIP_SANDYBRIDGE_M_GT1      0x0106
  56. #define PCI_CHIP_SANDYBRIDGE_M_GT2      0x0116
  57. #define PCI_CHIP_SANDYBRIDGE_M_GT2_PLUS 0x0126
  58. #define PCI_CHIP_SANDYBRIDGE_S_GT       0x010A
  59.  
  60. #define PCI_CHIP_IVYBRIDGE_M_GT1        0x0156
  61. #define PCI_CHIP_IVYBRIDGE_M_GT2        0x0166
  62. #define PCI_CHIP_IVYBRIDGE_D_GT1        0x0152
  63. #define PCI_CHIP_IVYBRIDGE_D_GT2        0x0162
  64. #define PCI_CHIP_IVYBRIDGE_S_GT1        0x015a
  65. #define PCI_CHIP_IVYBRIDGE_S_GT2        0x016a
  66.  
  67. #define PCI_CHIP_HASWELL_D_GT1          0x0402
  68. #define PCI_CHIP_HASWELL_D_GT2          0x0412
  69. #define PCI_CHIP_HASWELL_D_GT3          0x0422
  70. #define PCI_CHIP_HASWELL_M_GT1          0x0406
  71. #define PCI_CHIP_HASWELL_M_GT2          0x0416
  72. #define PCI_CHIP_HASWELL_M_GT3          0x0426
  73. #define PCI_CHIP_HASWELL_S_GT1          0x040A
  74. #define PCI_CHIP_HASWELL_S_GT2          0x041A
  75. #define PCI_CHIP_HASWELL_S_GT3          0x042A
  76. #define PCI_CHIP_HASWELL_B_GT1          0x040B
  77. #define PCI_CHIP_HASWELL_B_GT2          0x041B
  78. #define PCI_CHIP_HASWELL_B_GT3          0x042B
  79. #define PCI_CHIP_HASWELL_E_GT1          0x040E
  80. #define PCI_CHIP_HASWELL_E_GT2          0x041E
  81. #define PCI_CHIP_HASWELL_E_GT3          0x042E
  82.  
  83. #define PCI_CHIP_HASWELL_ULT_D_GT1      0x0A02
  84. #define PCI_CHIP_HASWELL_ULT_D_GT2      0x0A12
  85. #define PCI_CHIP_HASWELL_ULT_D_GT3      0x0A22
  86. #define PCI_CHIP_HASWELL_ULT_M_GT1      0x0A06
  87. #define PCI_CHIP_HASWELL_ULT_M_GT2      0x0A16
  88. #define PCI_CHIP_HASWELL_ULT_M_GT3      0x0A26
  89. #define PCI_CHIP_HASWELL_ULT_S_GT1      0x0A0A
  90. #define PCI_CHIP_HASWELL_ULT_S_GT2      0x0A1A
  91. #define PCI_CHIP_HASWELL_ULT_S_GT3      0x0A2A
  92. #define PCI_CHIP_HASWELL_ULT_B_GT1      0x0A0B
  93. #define PCI_CHIP_HASWELL_ULT_B_GT2      0x0A1B
  94. #define PCI_CHIP_HASWELL_ULT_B_GT3      0x0A2B
  95. #define PCI_CHIP_HASWELL_ULT_E_GT1      0x0A0E
  96. #define PCI_CHIP_HASWELL_ULT_E_GT2      0x0A1E
  97. #define PCI_CHIP_HASWELL_ULT_E_GT3      0x0A2E
  98.  
  99. #define PCI_CHIP_HASWELL_CRW_D_GT1      0x0D02
  100. #define PCI_CHIP_HASWELL_CRW_D_GT2      0x0D12
  101. #define PCI_CHIP_HASWELL_CRW_D_GT3      0x0D22
  102. #define PCI_CHIP_HASWELL_CRW_M_GT1      0x0D06
  103. #define PCI_CHIP_HASWELL_CRW_M_GT2      0x0D16
  104. #define PCI_CHIP_HASWELL_CRW_M_GT3      0x0D26
  105. #define PCI_CHIP_HASWELL_CRW_S_GT1      0x0D0A
  106. #define PCI_CHIP_HASWELL_CRW_S_GT2      0x0D1A
  107. #define PCI_CHIP_HASWELL_CRW_S_GT3      0x0D2A
  108. #define PCI_CHIP_HASWELL_CRW_B_GT1      0x0D0B
  109. #define PCI_CHIP_HASWELL_CRW_B_GT2      0x0D1B
  110. #define PCI_CHIP_HASWELL_CRW_B_GT3      0x0D2B
  111. #define PCI_CHIP_HASWELL_CRW_E_GT1      0x0D0E
  112. #define PCI_CHIP_HASWELL_CRW_E_GT2      0x0D1E
  113. #define PCI_CHIP_HASWELL_CRW_E_GT3      0x0D2E
  114.  
  115. struct intel_device_info {
  116.         int gen;
  117. };
  118.  
  119. const struct intel_device_info *intel_detect_chipset(struct pci_device *pci);
  120.  
  121. #define hosted() (0)
  122.  
  123. #endif /* INTEL_DRIVER_H */
  124.