Subversion Repositories Kolibri OS

Rev

Rev 3192 | Rev 5078 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /*
  2.  * Copyright 2011 Advanced Micro Devices, Inc.
  3.  *
  4.  * Permission is hereby granted, free of charge, to any person obtaining a
  5.  * copy of this software and associated documentation files (the "Software"),
  6.  * to deal in the Software without restriction, including without limitation
  7.  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  8.  * and/or sell copies of the Software, and to permit persons to whom the
  9.  * Software is furnished to do so, subject to the following conditions:
  10.  *
  11.  * The above copyright notice and this permission notice shall be included in
  12.  * all copies or substantial portions of the Software.
  13.  *
  14.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15.  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16.  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17.  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18.  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19.  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20.  * OTHER DEALINGS IN THE SOFTWARE.
  21.  *
  22.  * Authors: Alex Deucher
  23.  */
  24. #ifndef SI_H
  25. #define SI_H
  26.  
  27. #define TAHITI_RB_BITMAP_WIDTH_PER_SH  2
  28.  
  29. #define TAHITI_GB_ADDR_CONFIG_GOLDEN        0x12011003
  30. #define VERDE_GB_ADDR_CONFIG_GOLDEN         0x12010002
  31. #define HAINAN_GB_ADDR_CONFIG_GOLDEN        0x02010001
  32.  
  33. /* discrete uvd clocks */
  34. #define CG_UPLL_FUNC_CNTL                               0x634
  35. #       define UPLL_RESET_MASK                          0x00000001
  36. #       define UPLL_SLEEP_MASK                          0x00000002
  37. #       define UPLL_BYPASS_EN_MASK                      0x00000004
  38. #       define UPLL_CTLREQ_MASK                         0x00000008
  39. #       define UPLL_VCO_MODE_MASK                       0x00000600
  40. #       define UPLL_REF_DIV_MASK                        0x003F0000
  41. #       define UPLL_CTLACK_MASK                         0x40000000
  42. #       define UPLL_CTLACK2_MASK                        0x80000000
  43. #define CG_UPLL_FUNC_CNTL_2                             0x638
  44. #       define UPLL_PDIV_A(x)                           ((x) << 0)
  45. #       define UPLL_PDIV_A_MASK                         0x0000007F
  46. #       define UPLL_PDIV_B(x)                           ((x) << 8)
  47. #       define UPLL_PDIV_B_MASK                         0x00007F00
  48. #       define VCLK_SRC_SEL(x)                          ((x) << 20)
  49. #       define VCLK_SRC_SEL_MASK                        0x01F00000
  50. #       define DCLK_SRC_SEL(x)                          ((x) << 25)
  51. #       define DCLK_SRC_SEL_MASK                        0x3E000000
  52. #define CG_UPLL_FUNC_CNTL_3                             0x63C
  53. #       define UPLL_FB_DIV(x)                           ((x) << 0)
  54. #       define UPLL_FB_DIV_MASK                         0x01FFFFFF
  55. #define CG_UPLL_FUNC_CNTL_4                             0x644
  56. #       define UPLL_SPARE_ISPARE9                       0x00020000
  57. #define CG_UPLL_FUNC_CNTL_5                             0x648
  58. #       define RESET_ANTI_MUX_MASK                      0x00000200
  59. #define CG_UPLL_SPREAD_SPECTRUM                         0x650
  60. #       define SSEN_MASK                                0x00000001
  61.  
  62. #define CG_MULT_THERMAL_STATUS                                  0x714
  63. #define         ASIC_MAX_TEMP(x)                                ((x) << 0)
  64. #define         ASIC_MAX_TEMP_MASK                              0x000001ff
  65. #define         ASIC_MAX_TEMP_SHIFT                             0
  66. #define         CTF_TEMP(x)                                     ((x) << 9)
  67. #define         CTF_TEMP_MASK                                   0x0003fe00
  68. #define         CTF_TEMP_SHIFT                                  9
  69.  
  70. #define SI_MAX_SH_GPRS           256
  71. #define SI_MAX_TEMP_GPRS         16
  72. #define SI_MAX_SH_THREADS        256
  73. #define SI_MAX_SH_STACK_ENTRIES  4096
  74. #define SI_MAX_FRC_EOV_CNT       16384
  75. #define SI_MAX_BACKENDS          8
  76. #define SI_MAX_BACKENDS_MASK     0xFF
  77. #define SI_MAX_BACKENDS_PER_SE_MASK     0x0F
  78. #define SI_MAX_SIMDS             12
  79. #define SI_MAX_SIMDS_MASK        0x0FFF
  80. #define SI_MAX_SIMDS_PER_SE_MASK        0x00FF
  81. #define SI_MAX_PIPES             8
  82. #define SI_MAX_PIPES_MASK        0xFF
  83. #define SI_MAX_PIPES_PER_SIMD_MASK      0x3F
  84. #define SI_MAX_LDS_NUM           0xFFFF
  85. #define SI_MAX_TCC               16
  86. #define SI_MAX_TCC_MASK          0xFFFF
  87.  
  88. #define VGA_HDP_CONTROL                                 0x328
  89. #define         VGA_MEMORY_DISABLE                              (1 << 4)
  90.  
  91. #define CG_CLKPIN_CNTL                                    0x660
  92. #       define XTALIN_DIVIDE                              (1 << 1)
  93. #define CG_CLKPIN_CNTL_2                                  0x664
  94. #       define MUX_TCLK_TO_XCLK                           (1 << 8)
  95.  
  96. #define DMIF_ADDR_CONFIG                                0xBD4
  97.  
  98. #define DMIF_ADDR_CALC                                  0xC00
  99.  
  100. #define SRBM_STATUS                                     0xE50
  101. #define         GRBM_RQ_PENDING                         (1 << 5)
  102. #define         VMC_BUSY                                (1 << 8)
  103. #define         MCB_BUSY                                (1 << 9)
  104. #define         MCB_NON_DISPLAY_BUSY                    (1 << 10)
  105. #define         MCC_BUSY                                (1 << 11)
  106. #define         MCD_BUSY                                (1 << 12)
  107. #define         SEM_BUSY                                (1 << 14)
  108. #define         IH_BUSY                                 (1 << 17)
  109.  
  110. #define SRBM_SOFT_RESET                                 0x0E60
  111. #define         SOFT_RESET_BIF                          (1 << 1)
  112. #define         SOFT_RESET_DC                           (1 << 5)
  113. #define         SOFT_RESET_DMA1                         (1 << 6)
  114. #define         SOFT_RESET_GRBM                         (1 << 8)
  115. #define         SOFT_RESET_HDP                          (1 << 9)
  116. #define         SOFT_RESET_IH                           (1 << 10)
  117. #define         SOFT_RESET_MC                           (1 << 11)
  118. #define         SOFT_RESET_ROM                          (1 << 14)
  119. #define         SOFT_RESET_SEM                          (1 << 15)
  120. #define         SOFT_RESET_VMC                          (1 << 17)
  121. #define         SOFT_RESET_DMA                          (1 << 20)
  122. #define         SOFT_RESET_TST                          (1 << 21)
  123. #define         SOFT_RESET_REGBB                        (1 << 22)
  124. #define         SOFT_RESET_ORB                          (1 << 23)
  125.  
  126. #define CC_SYS_RB_BACKEND_DISABLE                       0xe80
  127. #define GC_USER_SYS_RB_BACKEND_DISABLE                  0xe84
  128.  
  129. #define SRBM_STATUS2                                    0x0EC4
  130. #define         DMA_BUSY                                (1 << 5)
  131. #define         DMA1_BUSY                               (1 << 6)
  132.  
  133. #define VM_L2_CNTL                                      0x1400
  134. #define         ENABLE_L2_CACHE                                 (1 << 0)
  135. #define         ENABLE_L2_FRAGMENT_PROCESSING                   (1 << 1)
  136. #define         L2_CACHE_PTE_ENDIAN_SWAP_MODE(x)                ((x) << 2)
  137. #define         L2_CACHE_PDE_ENDIAN_SWAP_MODE(x)                ((x) << 4)
  138. #define         ENABLE_L2_PTE_CACHE_LRU_UPDATE_BY_WRITE         (1 << 9)
  139. #define         ENABLE_L2_PDE0_CACHE_LRU_UPDATE_BY_WRITE        (1 << 10)
  140. #define         EFFECTIVE_L2_QUEUE_SIZE(x)                      (((x) & 7) << 15)
  141. #define         CONTEXT1_IDENTITY_ACCESS_MODE(x)                (((x) & 3) << 19)
  142. #define VM_L2_CNTL2                                     0x1404
  143. #define         INVALIDATE_ALL_L1_TLBS                          (1 << 0)
  144. #define         INVALIDATE_L2_CACHE                             (1 << 1)
  145. #define         INVALIDATE_CACHE_MODE(x)                        ((x) << 26)
  146. #define                 INVALIDATE_PTE_AND_PDE_CACHES           0
  147. #define                 INVALIDATE_ONLY_PTE_CACHES              1
  148. #define                 INVALIDATE_ONLY_PDE_CACHES              2
  149. #define VM_L2_CNTL3                                     0x1408
  150. #define         BANK_SELECT(x)                                  ((x) << 0)
  151. #define         L2_CACHE_UPDATE_MODE(x)                         ((x) << 6)
  152. #define         L2_CACHE_BIGK_FRAGMENT_SIZE(x)                  ((x) << 15)
  153. #define         L2_CACHE_BIGK_ASSOCIATIVITY                     (1 << 20)
  154. #define VM_L2_STATUS                                    0x140C
  155. #define         L2_BUSY                                         (1 << 0)
  156. #define VM_CONTEXT0_CNTL                                0x1410
  157. #define         ENABLE_CONTEXT                                  (1 << 0)
  158. #define         PAGE_TABLE_DEPTH(x)                             (((x) & 3) << 1)
  159. #define         RANGE_PROTECTION_FAULT_ENABLE_INTERRUPT         (1 << 3)
  160. #define         RANGE_PROTECTION_FAULT_ENABLE_DEFAULT           (1 << 4)
  161. #define         DUMMY_PAGE_PROTECTION_FAULT_ENABLE_INTERRUPT    (1 << 6)
  162. #define         DUMMY_PAGE_PROTECTION_FAULT_ENABLE_DEFAULT      (1 << 7)
  163. #define         PDE0_PROTECTION_FAULT_ENABLE_INTERRUPT          (1 << 9)
  164. #define         PDE0_PROTECTION_FAULT_ENABLE_DEFAULT            (1 << 10)
  165. #define         VALID_PROTECTION_FAULT_ENABLE_INTERRUPT         (1 << 12)
  166. #define         VALID_PROTECTION_FAULT_ENABLE_DEFAULT           (1 << 13)
  167. #define         READ_PROTECTION_FAULT_ENABLE_INTERRUPT          (1 << 15)
  168. #define         READ_PROTECTION_FAULT_ENABLE_DEFAULT            (1 << 16)
  169. #define         WRITE_PROTECTION_FAULT_ENABLE_INTERRUPT         (1 << 18)
  170. #define         WRITE_PROTECTION_FAULT_ENABLE_DEFAULT           (1 << 19)
  171. #define VM_CONTEXT1_CNTL                                0x1414
  172. #define VM_CONTEXT0_CNTL2                               0x1430
  173. #define VM_CONTEXT1_CNTL2                               0x1434
  174. #define VM_CONTEXT8_PAGE_TABLE_BASE_ADDR                0x1438
  175. #define VM_CONTEXT9_PAGE_TABLE_BASE_ADDR                0x143c
  176. #define VM_CONTEXT10_PAGE_TABLE_BASE_ADDR               0x1440
  177. #define VM_CONTEXT11_PAGE_TABLE_BASE_ADDR               0x1444
  178. #define VM_CONTEXT12_PAGE_TABLE_BASE_ADDR               0x1448
  179. #define VM_CONTEXT13_PAGE_TABLE_BASE_ADDR               0x144c
  180. #define VM_CONTEXT14_PAGE_TABLE_BASE_ADDR               0x1450
  181. #define VM_CONTEXT15_PAGE_TABLE_BASE_ADDR               0x1454
  182.  
  183. #define VM_CONTEXT1_PROTECTION_FAULT_ADDR               0x14FC
  184. #define VM_CONTEXT1_PROTECTION_FAULT_STATUS             0x14DC
  185.  
  186. #define VM_INVALIDATE_REQUEST                           0x1478
  187. #define VM_INVALIDATE_RESPONSE                          0x147c
  188.  
  189. #define VM_CONTEXT0_PROTECTION_FAULT_DEFAULT_ADDR       0x1518
  190. #define VM_CONTEXT1_PROTECTION_FAULT_DEFAULT_ADDR       0x151c
  191.  
  192. #define VM_CONTEXT0_PAGE_TABLE_BASE_ADDR                0x153c
  193. #define VM_CONTEXT1_PAGE_TABLE_BASE_ADDR                0x1540
  194. #define VM_CONTEXT2_PAGE_TABLE_BASE_ADDR                0x1544
  195. #define VM_CONTEXT3_PAGE_TABLE_BASE_ADDR                0x1548
  196. #define VM_CONTEXT4_PAGE_TABLE_BASE_ADDR                0x154c
  197. #define VM_CONTEXT5_PAGE_TABLE_BASE_ADDR                0x1550
  198. #define VM_CONTEXT6_PAGE_TABLE_BASE_ADDR                0x1554
  199. #define VM_CONTEXT7_PAGE_TABLE_BASE_ADDR                0x1558
  200. #define VM_CONTEXT0_PAGE_TABLE_START_ADDR               0x155c
  201. #define VM_CONTEXT1_PAGE_TABLE_START_ADDR               0x1560
  202.  
  203. #define VM_CONTEXT0_PAGE_TABLE_END_ADDR                 0x157C
  204. #define VM_CONTEXT1_PAGE_TABLE_END_ADDR                 0x1580
  205.  
  206. #define MC_SHARED_CHMAP                                         0x2004
  207. #define         NOOFCHAN_SHIFT                                  12
  208. #define         NOOFCHAN_MASK                                   0x0000f000
  209. #define MC_SHARED_CHREMAP                                       0x2008
  210.  
  211. #define MC_VM_FB_LOCATION                               0x2024
  212. #define MC_VM_AGP_TOP                                   0x2028
  213. #define MC_VM_AGP_BOT                                   0x202C
  214. #define MC_VM_AGP_BASE                                  0x2030
  215. #define MC_VM_SYSTEM_APERTURE_LOW_ADDR                  0x2034
  216. #define MC_VM_SYSTEM_APERTURE_HIGH_ADDR                 0x2038
  217. #define MC_VM_SYSTEM_APERTURE_DEFAULT_ADDR              0x203C
  218.  
  219. #define MC_VM_MX_L1_TLB_CNTL                            0x2064
  220. #define         ENABLE_L1_TLB                                   (1 << 0)
  221. #define         ENABLE_L1_FRAGMENT_PROCESSING                   (1 << 1)
  222. #define         SYSTEM_ACCESS_MODE_PA_ONLY                      (0 << 3)
  223. #define         SYSTEM_ACCESS_MODE_USE_SYS_MAP                  (1 << 3)
  224. #define         SYSTEM_ACCESS_MODE_IN_SYS                       (2 << 3)
  225. #define         SYSTEM_ACCESS_MODE_NOT_IN_SYS                   (3 << 3)
  226. #define         SYSTEM_APERTURE_UNMAPPED_ACCESS_PASS_THRU       (0 << 5)
  227. #define         ENABLE_ADVANCED_DRIVER_MODEL                    (1 << 6)
  228.  
  229. #define MC_SHARED_BLACKOUT_CNTL                         0x20ac
  230.  
  231. #define MC_ARB_RAMCFG                                   0x2760
  232. #define         NOOFBANK_SHIFT                                  0
  233. #define         NOOFBANK_MASK                                   0x00000003
  234. #define         NOOFRANK_SHIFT                                  2
  235. #define         NOOFRANK_MASK                                   0x00000004
  236. #define         NOOFROWS_SHIFT                                  3
  237. #define         NOOFROWS_MASK                                   0x00000038
  238. #define         NOOFCOLS_SHIFT                                  6
  239. #define         NOOFCOLS_MASK                                   0x000000C0
  240. #define         CHANSIZE_SHIFT                                  8
  241. #define         CHANSIZE_MASK                                   0x00000100
  242. #define         CHANSIZE_OVERRIDE                               (1 << 11)
  243. #define         NOOFGROUPS_SHIFT                                12
  244. #define         NOOFGROUPS_MASK                                 0x00001000
  245.  
  246. #define MC_SEQ_TRAIN_WAKEUP_CNTL                        0x2808
  247. #define         TRAIN_DONE_D0                           (1 << 30)
  248. #define         TRAIN_DONE_D1                           (1 << 31)
  249.  
  250. #define MC_SEQ_SUP_CNTL                                 0x28c8
  251. #define         RUN_MASK                                (1 << 0)
  252. #define MC_SEQ_SUP_PGM                                  0x28cc
  253.  
  254. #define MC_IO_PAD_CNTL_D0                               0x29d0
  255. #define         MEM_FALL_OUT_CMD                        (1 << 8)
  256.  
  257. #define MC_SEQ_IO_DEBUG_INDEX                           0x2a44
  258. #define MC_SEQ_IO_DEBUG_DATA                            0x2a48
  259.  
  260. #define HDP_HOST_PATH_CNTL                              0x2C00
  261. #define HDP_NONSURFACE_BASE                             0x2C04
  262. #define HDP_NONSURFACE_INFO                             0x2C08
  263. #define HDP_NONSURFACE_SIZE                             0x2C0C
  264.  
  265. #define HDP_ADDR_CONFIG                                 0x2F48
  266. #define HDP_MISC_CNTL                                   0x2F4C
  267. #define         HDP_FLUSH_INVALIDATE_CACHE                      (1 << 0)
  268.  
  269. #define IH_RB_CNTL                                        0x3e00
  270. #       define IH_RB_ENABLE                               (1 << 0)
  271. #       define IH_IB_SIZE(x)                              ((x) << 1) /* log2 */
  272. #       define IH_RB_FULL_DRAIN_ENABLE                    (1 << 6)
  273. #       define IH_WPTR_WRITEBACK_ENABLE                   (1 << 8)
  274. #       define IH_WPTR_WRITEBACK_TIMER(x)                 ((x) << 9) /* log2 */
  275. #       define IH_WPTR_OVERFLOW_ENABLE                    (1 << 16)
  276. #       define IH_WPTR_OVERFLOW_CLEAR                     (1 << 31)
  277. #define IH_RB_BASE                                        0x3e04
  278. #define IH_RB_RPTR                                        0x3e08
  279. #define IH_RB_WPTR                                        0x3e0c
  280. #       define RB_OVERFLOW                                (1 << 0)
  281. #       define WPTR_OFFSET_MASK                           0x3fffc
  282. #define IH_RB_WPTR_ADDR_HI                                0x3e10
  283. #define IH_RB_WPTR_ADDR_LO                                0x3e14
  284. #define IH_CNTL                                           0x3e18
  285. #       define ENABLE_INTR                                (1 << 0)
  286. #       define IH_MC_SWAP(x)                              ((x) << 1)
  287. #       define IH_MC_SWAP_NONE                            0
  288. #       define IH_MC_SWAP_16BIT                           1
  289. #       define IH_MC_SWAP_32BIT                           2
  290. #       define IH_MC_SWAP_64BIT                           3
  291. #       define RPTR_REARM                                 (1 << 4)
  292. #       define MC_WRREQ_CREDIT(x)                         ((x) << 15)
  293. #       define MC_WR_CLEAN_CNT(x)                         ((x) << 20)
  294. #       define MC_VMID(x)                                 ((x) << 25)
  295.  
  296. #define CONFIG_MEMSIZE                                  0x5428
  297.  
  298. #define INTERRUPT_CNTL                                    0x5468
  299. #       define IH_DUMMY_RD_OVERRIDE                       (1 << 0)
  300. #       define IH_DUMMY_RD_EN                             (1 << 1)
  301. #       define IH_REQ_NONSNOOP_EN                         (1 << 3)
  302. #       define GEN_IH_INT_EN                              (1 << 8)
  303. #define INTERRUPT_CNTL2                                   0x546c
  304.  
  305. #define HDP_MEM_COHERENCY_FLUSH_CNTL                    0x5480
  306.  
  307. #define BIF_FB_EN                                               0x5490
  308. #define         FB_READ_EN                                      (1 << 0)
  309. #define         FB_WRITE_EN                                     (1 << 1)
  310.  
  311. #define HDP_REG_COHERENCY_FLUSH_CNTL                    0x54A0
  312.  
  313. #define DC_LB_MEMORY_SPLIT                                      0x6b0c
  314. #define         DC_LB_MEMORY_CONFIG(x)                          ((x) << 20)
  315.  
  316. #define PRIORITY_A_CNT                                          0x6b18
  317. #define         PRIORITY_MARK_MASK                              0x7fff
  318. #define         PRIORITY_OFF                                    (1 << 16)
  319. #define         PRIORITY_ALWAYS_ON                              (1 << 20)
  320. #define PRIORITY_B_CNT                                          0x6b1c
  321.  
  322. #define DPG_PIPE_ARBITRATION_CONTROL3                           0x6cc8
  323. #       define LATENCY_WATERMARK_MASK(x)                        ((x) << 16)
  324. #define DPG_PIPE_LATENCY_CONTROL                                0x6ccc
  325. #       define LATENCY_LOW_WATERMARK(x)                         ((x) << 0)
  326. #       define LATENCY_HIGH_WATERMARK(x)                        ((x) << 16)
  327.  
  328. /* 0x6bb8, 0x77b8, 0x103b8, 0x10fb8, 0x11bb8, 0x127b8 */
  329. #define VLINE_STATUS                                    0x6bb8
  330. #       define VLINE_OCCURRED                           (1 << 0)
  331. #       define VLINE_ACK                                (1 << 4)
  332. #       define VLINE_STAT                               (1 << 12)
  333. #       define VLINE_INTERRUPT                          (1 << 16)
  334. #       define VLINE_INTERRUPT_TYPE                     (1 << 17)
  335. /* 0x6bbc, 0x77bc, 0x103bc, 0x10fbc, 0x11bbc, 0x127bc */
  336. #define VBLANK_STATUS                                   0x6bbc
  337. #       define VBLANK_OCCURRED                          (1 << 0)
  338. #       define VBLANK_ACK                               (1 << 4)
  339. #       define VBLANK_STAT                              (1 << 12)
  340. #       define VBLANK_INTERRUPT                         (1 << 16)
  341. #       define VBLANK_INTERRUPT_TYPE                    (1 << 17)
  342.  
  343. /* 0x6b40, 0x7740, 0x10340, 0x10f40, 0x11b40, 0x12740 */
  344. #define INT_MASK                                        0x6b40
  345. #       define VBLANK_INT_MASK                          (1 << 0)
  346. #       define VLINE_INT_MASK                           (1 << 4)
  347.  
  348. #define DISP_INTERRUPT_STATUS                           0x60f4
  349. #       define LB_D1_VLINE_INTERRUPT                    (1 << 2)
  350. #       define LB_D1_VBLANK_INTERRUPT                   (1 << 3)
  351. #       define DC_HPD1_INTERRUPT                        (1 << 17)
  352. #       define DC_HPD1_RX_INTERRUPT                     (1 << 18)
  353. #       define DACA_AUTODETECT_INTERRUPT                (1 << 22)
  354. #       define DACB_AUTODETECT_INTERRUPT                (1 << 23)
  355. #       define DC_I2C_SW_DONE_INTERRUPT                 (1 << 24)
  356. #       define DC_I2C_HW_DONE_INTERRUPT                 (1 << 25)
  357. #define DISP_INTERRUPT_STATUS_CONTINUE                  0x60f8
  358. #       define LB_D2_VLINE_INTERRUPT                    (1 << 2)
  359. #       define LB_D2_VBLANK_INTERRUPT                   (1 << 3)
  360. #       define DC_HPD2_INTERRUPT                        (1 << 17)
  361. #       define DC_HPD2_RX_INTERRUPT                     (1 << 18)
  362. #       define DISP_TIMER_INTERRUPT                     (1 << 24)
  363. #define DISP_INTERRUPT_STATUS_CONTINUE2                 0x60fc
  364. #       define LB_D3_VLINE_INTERRUPT                    (1 << 2)
  365. #       define LB_D3_VBLANK_INTERRUPT                   (1 << 3)
  366. #       define DC_HPD3_INTERRUPT                        (1 << 17)
  367. #       define DC_HPD3_RX_INTERRUPT                     (1 << 18)
  368. #define DISP_INTERRUPT_STATUS_CONTINUE3                 0x6100
  369. #       define LB_D4_VLINE_INTERRUPT                    (1 << 2)
  370. #       define LB_D4_VBLANK_INTERRUPT                   (1 << 3)
  371. #       define DC_HPD4_INTERRUPT                        (1 << 17)
  372. #       define DC_HPD4_RX_INTERRUPT                     (1 << 18)
  373. #define DISP_INTERRUPT_STATUS_CONTINUE4                 0x614c
  374. #       define LB_D5_VLINE_INTERRUPT                    (1 << 2)
  375. #       define LB_D5_VBLANK_INTERRUPT                   (1 << 3)
  376. #       define DC_HPD5_INTERRUPT                        (1 << 17)
  377. #       define DC_HPD5_RX_INTERRUPT                     (1 << 18)
  378. #define DISP_INTERRUPT_STATUS_CONTINUE5                 0x6150
  379. #       define LB_D6_VLINE_INTERRUPT                    (1 << 2)
  380. #       define LB_D6_VBLANK_INTERRUPT                   (1 << 3)
  381. #       define DC_HPD6_INTERRUPT                        (1 << 17)
  382. #       define DC_HPD6_RX_INTERRUPT                     (1 << 18)
  383.  
  384. /* 0x6858, 0x7458, 0x10058, 0x10c58, 0x11858, 0x12458 */
  385. #define GRPH_INT_STATUS                                 0x6858
  386. #       define GRPH_PFLIP_INT_OCCURRED                  (1 << 0)
  387. #       define GRPH_PFLIP_INT_CLEAR                     (1 << 8)
  388. /* 0x685c, 0x745c, 0x1005c, 0x10c5c, 0x1185c, 0x1245c */
  389. #define GRPH_INT_CONTROL                                0x685c
  390. #       define GRPH_PFLIP_INT_MASK                      (1 << 0)
  391. #       define GRPH_PFLIP_INT_TYPE                      (1 << 8)
  392.  
  393. #define DACA_AUTODETECT_INT_CONTROL                     0x66c8
  394.  
  395. #define DC_HPD1_INT_STATUS                              0x601c
  396. #define DC_HPD2_INT_STATUS                              0x6028
  397. #define DC_HPD3_INT_STATUS                              0x6034
  398. #define DC_HPD4_INT_STATUS                              0x6040
  399. #define DC_HPD5_INT_STATUS                              0x604c
  400. #define DC_HPD6_INT_STATUS                              0x6058
  401. #       define DC_HPDx_INT_STATUS                       (1 << 0)
  402. #       define DC_HPDx_SENSE                            (1 << 1)
  403. #       define DC_HPDx_RX_INT_STATUS                    (1 << 8)
  404.  
  405. #define DC_HPD1_INT_CONTROL                             0x6020
  406. #define DC_HPD2_INT_CONTROL                             0x602c
  407. #define DC_HPD3_INT_CONTROL                             0x6038
  408. #define DC_HPD4_INT_CONTROL                             0x6044
  409. #define DC_HPD5_INT_CONTROL                             0x6050
  410. #define DC_HPD6_INT_CONTROL                             0x605c
  411. #       define DC_HPDx_INT_ACK                          (1 << 0)
  412. #       define DC_HPDx_INT_POLARITY                     (1 << 8)
  413. #       define DC_HPDx_INT_EN                           (1 << 16)
  414. #       define DC_HPDx_RX_INT_ACK                       (1 << 20)
  415. #       define DC_HPDx_RX_INT_EN                        (1 << 24)
  416.  
  417. #define DC_HPD1_CONTROL                                   0x6024
  418. #define DC_HPD2_CONTROL                                   0x6030
  419. #define DC_HPD3_CONTROL                                   0x603c
  420. #define DC_HPD4_CONTROL                                   0x6048
  421. #define DC_HPD5_CONTROL                                   0x6054
  422. #define DC_HPD6_CONTROL                                   0x6060
  423. #       define DC_HPDx_CONNECTION_TIMER(x)                ((x) << 0)
  424. #       define DC_HPDx_RX_INT_TIMER(x)                    ((x) << 16)
  425. #       define DC_HPDx_EN                                 (1 << 28)
  426.  
  427. /* 0x6e98, 0x7a98, 0x10698, 0x11298, 0x11e98, 0x12a98 */
  428. #define CRTC_STATUS_FRAME_COUNT                         0x6e98
  429.  
  430. #define GRBM_CNTL                                       0x8000
  431. #define         GRBM_READ_TIMEOUT(x)                            ((x) << 0)
  432.  
  433. #define GRBM_STATUS2                                    0x8008
  434. #define         RLC_RQ_PENDING                                  (1 << 0)
  435. #define         RLC_BUSY                                        (1 << 8)
  436. #define         TC_BUSY                                         (1 << 9)
  437.  
  438. #define GRBM_STATUS                                     0x8010
  439. #define         CMDFIFO_AVAIL_MASK                              0x0000000F
  440. #define         RING2_RQ_PENDING                                (1 << 4)
  441. #define         SRBM_RQ_PENDING                                 (1 << 5)
  442. #define         RING1_RQ_PENDING                                (1 << 6)
  443. #define         CF_RQ_PENDING                                   (1 << 7)
  444. #define         PF_RQ_PENDING                                   (1 << 8)
  445. #define         GDS_DMA_RQ_PENDING                              (1 << 9)
  446. #define         GRBM_EE_BUSY                                    (1 << 10)
  447. #define         DB_CLEAN                                        (1 << 12)
  448. #define         CB_CLEAN                                        (1 << 13)
  449. #define         TA_BUSY                                         (1 << 14)
  450. #define         GDS_BUSY                                        (1 << 15)
  451. #define         VGT_BUSY                                        (1 << 17)
  452. #define         IA_BUSY_NO_DMA                                  (1 << 18)
  453. #define         IA_BUSY                                         (1 << 19)
  454. #define         SX_BUSY                                         (1 << 20)
  455. #define         SPI_BUSY                                        (1 << 22)
  456. #define         BCI_BUSY                                        (1 << 23)
  457. #define         SC_BUSY                                         (1 << 24)
  458. #define         PA_BUSY                                         (1 << 25)
  459. #define         DB_BUSY                                         (1 << 26)
  460. #define         CP_COHERENCY_BUSY                               (1 << 28)
  461. #define         CP_BUSY                                         (1 << 29)
  462. #define         CB_BUSY                                         (1 << 30)
  463. #define         GUI_ACTIVE                                      (1 << 31)
  464. #define GRBM_STATUS_SE0                                 0x8014
  465. #define GRBM_STATUS_SE1                                 0x8018
  466. #define         SE_DB_CLEAN                                     (1 << 1)
  467. #define         SE_CB_CLEAN                                     (1 << 2)
  468. #define         SE_BCI_BUSY                                     (1 << 22)
  469. #define         SE_VGT_BUSY                                     (1 << 23)
  470. #define         SE_PA_BUSY                                      (1 << 24)
  471. #define         SE_TA_BUSY                                      (1 << 25)
  472. #define         SE_SX_BUSY                                      (1 << 26)
  473. #define         SE_SPI_BUSY                                     (1 << 27)
  474. #define         SE_SC_BUSY                                      (1 << 29)
  475. #define         SE_DB_BUSY                                      (1 << 30)
  476. #define         SE_CB_BUSY                                      (1 << 31)
  477.  
  478. #define GRBM_SOFT_RESET                                 0x8020
  479. #define         SOFT_RESET_CP                                   (1 << 0)
  480. #define         SOFT_RESET_CB                                   (1 << 1)
  481. #define         SOFT_RESET_RLC                                  (1 << 2)
  482. #define         SOFT_RESET_DB                                   (1 << 3)
  483. #define         SOFT_RESET_GDS                                  (1 << 4)
  484. #define         SOFT_RESET_PA                                   (1 << 5)
  485. #define         SOFT_RESET_SC                                   (1 << 6)
  486. #define         SOFT_RESET_BCI                                  (1 << 7)
  487. #define         SOFT_RESET_SPI                                  (1 << 8)
  488. #define         SOFT_RESET_SX                                   (1 << 10)
  489. #define         SOFT_RESET_TC                                   (1 << 11)
  490. #define         SOFT_RESET_TA                                   (1 << 12)
  491. #define         SOFT_RESET_VGT                                  (1 << 14)
  492. #define         SOFT_RESET_IA                                   (1 << 15)
  493.  
  494. #define GRBM_GFX_INDEX                                  0x802C
  495. #define         INSTANCE_INDEX(x)                       ((x) << 0)
  496. #define         SH_INDEX(x)                             ((x) << 8)
  497. #define         SE_INDEX(x)                             ((x) << 16)
  498. #define         SH_BROADCAST_WRITES                     (1 << 29)
  499. #define         INSTANCE_BROADCAST_WRITES               (1 << 30)
  500. #define         SE_BROADCAST_WRITES                     (1 << 31)
  501.  
  502. #define GRBM_INT_CNTL                                   0x8060
  503. #       define RDERR_INT_ENABLE                         (1 << 0)
  504. #       define GUI_IDLE_INT_ENABLE                      (1 << 19)
  505.  
  506. #define CP_STRMOUT_CNTL                                 0x84FC
  507. #define SCRATCH_REG0                                    0x8500
  508. #define SCRATCH_REG1                                    0x8504
  509. #define SCRATCH_REG2                                    0x8508
  510. #define SCRATCH_REG3                                    0x850C
  511. #define SCRATCH_REG4                                    0x8510
  512. #define SCRATCH_REG5                                    0x8514
  513. #define SCRATCH_REG6                                    0x8518
  514. #define SCRATCH_REG7                                    0x851C
  515.  
  516. #define SCRATCH_UMSK                                    0x8540
  517. #define SCRATCH_ADDR                                    0x8544
  518.  
  519. #define CP_SEM_WAIT_TIMER                               0x85BC
  520.  
  521. #define CP_SEM_INCOMPLETE_TIMER_CNTL                    0x85C8
  522.  
  523. #define CP_ME_CNTL                                      0x86D8
  524. #define         CP_CE_HALT                                      (1 << 24)
  525. #define         CP_PFP_HALT                                     (1 << 26)
  526. #define         CP_ME_HALT                                      (1 << 28)
  527.  
  528. #define CP_COHER_CNTL2                                  0x85E8
  529.  
  530. #define CP_RB2_RPTR                                     0x86f8
  531. #define CP_RB1_RPTR                                     0x86fc
  532. #define CP_RB0_RPTR                                     0x8700
  533. #define CP_RB_WPTR_DELAY                                0x8704
  534.  
  535. #define CP_QUEUE_THRESHOLDS                             0x8760
  536. #define         ROQ_IB1_START(x)                                ((x) << 0)
  537. #define         ROQ_IB2_START(x)                                ((x) << 8)
  538. #define CP_MEQ_THRESHOLDS                               0x8764
  539. #define         MEQ1_START(x)                           ((x) << 0)
  540. #define         MEQ2_START(x)                           ((x) << 8)
  541.  
  542. #define CP_PERFMON_CNTL                                 0x87FC
  543.  
  544. #define VGT_VTX_VECT_EJECT_REG                          0x88B0
  545.  
  546. #define VGT_CACHE_INVALIDATION                          0x88C4
  547. #define         CACHE_INVALIDATION(x)                           ((x) << 0)
  548. #define                 VC_ONLY                                         0
  549. #define                 TC_ONLY                                         1
  550. #define                 VC_AND_TC                                       2
  551. #define         AUTO_INVLD_EN(x)                                ((x) << 6)
  552. #define                 NO_AUTO                                         0
  553. #define                 ES_AUTO                                         1
  554. #define                 GS_AUTO                                         2
  555. #define                 ES_AND_GS_AUTO                                  3
  556. #define VGT_ESGS_RING_SIZE                              0x88C8
  557. #define VGT_GSVS_RING_SIZE                              0x88CC
  558.  
  559. #define VGT_GS_VERTEX_REUSE                             0x88D4
  560.  
  561. #define VGT_PRIMITIVE_TYPE                              0x8958
  562. #define VGT_INDEX_TYPE                                  0x895C
  563.  
  564. #define VGT_NUM_INDICES                                 0x8970
  565. #define VGT_NUM_INSTANCES                               0x8974
  566.  
  567. #define VGT_TF_RING_SIZE                                0x8988
  568.  
  569. #define VGT_HS_OFFCHIP_PARAM                            0x89B0
  570.  
  571. #define VGT_TF_MEMORY_BASE                              0x89B8
  572.  
  573. #define CC_GC_SHADER_ARRAY_CONFIG                       0x89bc
  574. #define         INACTIVE_CUS_MASK                       0xFFFF0000
  575. #define         INACTIVE_CUS_SHIFT                      16
  576. #define GC_USER_SHADER_ARRAY_CONFIG                     0x89c0
  577.  
  578. #define PA_CL_ENHANCE                                   0x8A14
  579. #define         CLIP_VTX_REORDER_ENA                            (1 << 0)
  580. #define         NUM_CLIP_SEQ(x)                                 ((x) << 1)
  581.  
  582. #define PA_SU_LINE_STIPPLE_VALUE                        0x8A60
  583.  
  584. #define PA_SC_LINE_STIPPLE_STATE                        0x8B10
  585.  
  586. #define PA_SC_FORCE_EOV_MAX_CNTS                        0x8B24
  587. #define         FORCE_EOV_MAX_CLK_CNT(x)                        ((x) << 0)
  588. #define         FORCE_EOV_MAX_REZ_CNT(x)                        ((x) << 16)
  589.  
  590. #define PA_SC_FIFO_SIZE                                 0x8BCC
  591. #define         SC_FRONTEND_PRIM_FIFO_SIZE(x)                   ((x) << 0)
  592. #define         SC_BACKEND_PRIM_FIFO_SIZE(x)                    ((x) << 6)
  593. #define         SC_HIZ_TILE_FIFO_SIZE(x)                        ((x) << 15)
  594. #define         SC_EARLYZ_TILE_FIFO_SIZE(x)                     ((x) << 23)
  595.  
  596. #define PA_SC_ENHANCE                                   0x8BF0
  597.  
  598. #define SQ_CONFIG                                       0x8C00
  599.  
  600. #define SQC_CACHES                                      0x8C08
  601.  
  602. #define SX_DEBUG_1                                      0x9060
  603.  
  604. #define SPI_STATIC_THREAD_MGMT_1                        0x90E0
  605. #define SPI_STATIC_THREAD_MGMT_2                        0x90E4
  606. #define SPI_STATIC_THREAD_MGMT_3                        0x90E8
  607. #define SPI_PS_MAX_WAVE_ID                              0x90EC
  608.  
  609. #define SPI_CONFIG_CNTL                                 0x9100
  610.  
  611. #define SPI_CONFIG_CNTL_1                               0x913C
  612. #define         VTX_DONE_DELAY(x)                               ((x) << 0)
  613. #define         INTERP_ONE_PRIM_PER_ROW                         (1 << 4)
  614.  
  615. #define CGTS_TCC_DISABLE                                0x9148
  616. #define CGTS_USER_TCC_DISABLE                           0x914C
  617. #define         TCC_DISABLE_MASK                                0xFFFF0000
  618. #define         TCC_DISABLE_SHIFT                               16
  619.  
  620. #define TA_CNTL_AUX                                     0x9508
  621.  
  622. #define CC_RB_BACKEND_DISABLE                           0x98F4
  623. #define         BACKEND_DISABLE(x)                      ((x) << 16)
  624. #define GB_ADDR_CONFIG                                  0x98F8
  625. #define         NUM_PIPES(x)                            ((x) << 0)
  626. #define         NUM_PIPES_MASK                          0x00000007
  627. #define         NUM_PIPES_SHIFT                         0
  628. #define         PIPE_INTERLEAVE_SIZE(x)                 ((x) << 4)
  629. #define         PIPE_INTERLEAVE_SIZE_MASK               0x00000070
  630. #define         PIPE_INTERLEAVE_SIZE_SHIFT              4
  631. #define         NUM_SHADER_ENGINES(x)                   ((x) << 12)
  632. #define         NUM_SHADER_ENGINES_MASK                 0x00003000
  633. #define         NUM_SHADER_ENGINES_SHIFT                12
  634. #define         SHADER_ENGINE_TILE_SIZE(x)              ((x) << 16)
  635. #define         SHADER_ENGINE_TILE_SIZE_MASK            0x00070000
  636. #define         SHADER_ENGINE_TILE_SIZE_SHIFT           16
  637. #define         NUM_GPUS(x)                             ((x) << 20)
  638. #define         NUM_GPUS_MASK                           0x00700000
  639. #define         NUM_GPUS_SHIFT                          20
  640. #define         MULTI_GPU_TILE_SIZE(x)                  ((x) << 24)
  641. #define         MULTI_GPU_TILE_SIZE_MASK                0x03000000
  642. #define         MULTI_GPU_TILE_SIZE_SHIFT               24
  643. #define         ROW_SIZE(x)                             ((x) << 28)
  644. #define         ROW_SIZE_MASK                           0x30000000
  645. #define         ROW_SIZE_SHIFT                          28
  646.  
  647. #define GB_TILE_MODE0                                   0x9910
  648. #       define MICRO_TILE_MODE(x)                               ((x) << 0)
  649. #              define   ADDR_SURF_DISPLAY_MICRO_TILING          0
  650. #              define   ADDR_SURF_THIN_MICRO_TILING             1
  651. #              define   ADDR_SURF_DEPTH_MICRO_TILING            2
  652. #       define ARRAY_MODE(x)                                    ((x) << 2)
  653. #              define   ARRAY_LINEAR_GENERAL                    0
  654. #              define   ARRAY_LINEAR_ALIGNED                    1
  655. #              define   ARRAY_1D_TILED_THIN1                    2
  656. #              define   ARRAY_2D_TILED_THIN1                    4
  657. #       define PIPE_CONFIG(x)                                   ((x) << 6)
  658. #              define   ADDR_SURF_P2                            0
  659. #              define   ADDR_SURF_P4_8x16                       4
  660. #              define   ADDR_SURF_P4_16x16                      5
  661. #              define   ADDR_SURF_P4_16x32                      6
  662. #              define   ADDR_SURF_P4_32x32                      7
  663. #              define   ADDR_SURF_P8_16x16_8x16                 8
  664. #              define   ADDR_SURF_P8_16x32_8x16                 9
  665. #              define   ADDR_SURF_P8_32x32_8x16                 10
  666. #              define   ADDR_SURF_P8_16x32_16x16                11
  667. #              define   ADDR_SURF_P8_32x32_16x16                12
  668. #              define   ADDR_SURF_P8_32x32_16x32                13
  669. #              define   ADDR_SURF_P8_32x64_32x32                14
  670. #       define TILE_SPLIT(x)                                    ((x) << 11)
  671. #              define   ADDR_SURF_TILE_SPLIT_64B                0
  672. #              define   ADDR_SURF_TILE_SPLIT_128B               1
  673. #              define   ADDR_SURF_TILE_SPLIT_256B               2
  674. #              define   ADDR_SURF_TILE_SPLIT_512B               3
  675. #              define   ADDR_SURF_TILE_SPLIT_1KB                4
  676. #              define   ADDR_SURF_TILE_SPLIT_2KB                5
  677. #              define   ADDR_SURF_TILE_SPLIT_4KB                6
  678. #       define BANK_WIDTH(x)                                    ((x) << 14)
  679. #              define   ADDR_SURF_BANK_WIDTH_1                  0
  680. #              define   ADDR_SURF_BANK_WIDTH_2                  1
  681. #              define   ADDR_SURF_BANK_WIDTH_4                  2
  682. #              define   ADDR_SURF_BANK_WIDTH_8                  3
  683. #       define BANK_HEIGHT(x)                                   ((x) << 16)
  684. #              define   ADDR_SURF_BANK_HEIGHT_1                 0
  685. #              define   ADDR_SURF_BANK_HEIGHT_2                 1
  686. #              define   ADDR_SURF_BANK_HEIGHT_4                 2
  687. #              define   ADDR_SURF_BANK_HEIGHT_8                 3
  688. #       define MACRO_TILE_ASPECT(x)                             ((x) << 18)
  689. #              define   ADDR_SURF_MACRO_ASPECT_1                0
  690. #              define   ADDR_SURF_MACRO_ASPECT_2                1
  691. #              define   ADDR_SURF_MACRO_ASPECT_4                2
  692. #              define   ADDR_SURF_MACRO_ASPECT_8                3
  693. #       define NUM_BANKS(x)                                     ((x) << 20)
  694. #              define   ADDR_SURF_2_BANK                        0
  695. #              define   ADDR_SURF_4_BANK                        1
  696. #              define   ADDR_SURF_8_BANK                        2
  697. #              define   ADDR_SURF_16_BANK                       3
  698.  
  699. #define CB_PERFCOUNTER0_SELECT0                         0x9a20
  700. #define CB_PERFCOUNTER0_SELECT1                         0x9a24
  701. #define CB_PERFCOUNTER1_SELECT0                         0x9a28
  702. #define CB_PERFCOUNTER1_SELECT1                         0x9a2c
  703. #define CB_PERFCOUNTER2_SELECT0                         0x9a30
  704. #define CB_PERFCOUNTER2_SELECT1                         0x9a34
  705. #define CB_PERFCOUNTER3_SELECT0                         0x9a38
  706. #define CB_PERFCOUNTER3_SELECT1                         0x9a3c
  707.  
  708. #define GC_USER_RB_BACKEND_DISABLE                      0x9B7C
  709. #define         BACKEND_DISABLE_MASK                    0x00FF0000
  710. #define         BACKEND_DISABLE_SHIFT                   16
  711.  
  712. #define TCP_CHAN_STEER_LO                               0xac0c
  713. #define TCP_CHAN_STEER_HI                               0xac10
  714.  
  715. #define CP_RB0_BASE                                     0xC100
  716. #define CP_RB0_CNTL                                     0xC104
  717. #define         RB_BUFSZ(x)                                     ((x) << 0)
  718. #define         RB_BLKSZ(x)                                     ((x) << 8)
  719. #define         BUF_SWAP_32BIT                                  (2 << 16)
  720. #define         RB_NO_UPDATE                                    (1 << 27)
  721. #define         RB_RPTR_WR_ENA                                  (1 << 31)
  722.  
  723. #define CP_RB0_RPTR_ADDR                                0xC10C
  724. #define CP_RB0_RPTR_ADDR_HI                             0xC110
  725. #define CP_RB0_WPTR                                     0xC114
  726.  
  727. #define CP_PFP_UCODE_ADDR                               0xC150
  728. #define CP_PFP_UCODE_DATA                               0xC154
  729. #define CP_ME_RAM_RADDR                                 0xC158
  730. #define CP_ME_RAM_WADDR                                 0xC15C
  731. #define CP_ME_RAM_DATA                                  0xC160
  732.  
  733. #define CP_CE_UCODE_ADDR                                0xC168
  734. #define CP_CE_UCODE_DATA                                0xC16C
  735.  
  736. #define CP_RB1_BASE                                     0xC180
  737. #define CP_RB1_CNTL                                     0xC184
  738. #define CP_RB1_RPTR_ADDR                                0xC188
  739. #define CP_RB1_RPTR_ADDR_HI                             0xC18C
  740. #define CP_RB1_WPTR                                     0xC190
  741. #define CP_RB2_BASE                                     0xC194
  742. #define CP_RB2_CNTL                                     0xC198
  743. #define CP_RB2_RPTR_ADDR                                0xC19C
  744. #define CP_RB2_RPTR_ADDR_HI                             0xC1A0
  745. #define CP_RB2_WPTR                                     0xC1A4
  746. #define CP_INT_CNTL_RING0                               0xC1A8
  747. #define CP_INT_CNTL_RING1                               0xC1AC
  748. #define CP_INT_CNTL_RING2                               0xC1B0
  749. #       define CNTX_BUSY_INT_ENABLE                     (1 << 19)
  750. #       define CNTX_EMPTY_INT_ENABLE                    (1 << 20)
  751. #       define WAIT_MEM_SEM_INT_ENABLE                  (1 << 21)
  752. #       define TIME_STAMP_INT_ENABLE                    (1 << 26)
  753. #       define CP_RINGID2_INT_ENABLE                    (1 << 29)
  754. #       define CP_RINGID1_INT_ENABLE                    (1 << 30)
  755. #       define CP_RINGID0_INT_ENABLE                    (1 << 31)
  756. #define CP_INT_STATUS_RING0                             0xC1B4
  757. #define CP_INT_STATUS_RING1                             0xC1B8
  758. #define CP_INT_STATUS_RING2                             0xC1BC
  759. #       define WAIT_MEM_SEM_INT_STAT                    (1 << 21)
  760. #       define TIME_STAMP_INT_STAT                      (1 << 26)
  761. #       define CP_RINGID2_INT_STAT                      (1 << 29)
  762. #       define CP_RINGID1_INT_STAT                      (1 << 30)
  763. #       define CP_RINGID0_INT_STAT                      (1 << 31)
  764.  
  765. #define CP_DEBUG                                        0xC1FC
  766.  
  767. #define RLC_CNTL                                          0xC300
  768. #       define RLC_ENABLE                                 (1 << 0)
  769. #define RLC_RL_BASE                                       0xC304
  770. #define RLC_RL_SIZE                                       0xC308
  771. #define RLC_LB_CNTL                                       0xC30C
  772. #define RLC_SAVE_AND_RESTORE_BASE                         0xC310
  773. #define RLC_LB_CNTR_MAX                                   0xC314
  774. #define RLC_LB_CNTR_INIT                                  0xC318
  775.  
  776. #define RLC_CLEAR_STATE_RESTORE_BASE                      0xC320
  777.  
  778. #define RLC_UCODE_ADDR                                    0xC32C
  779. #define RLC_UCODE_DATA                                    0xC330
  780.  
  781. #define RLC_GPU_CLOCK_COUNT_LSB                           0xC338
  782. #define RLC_GPU_CLOCK_COUNT_MSB                           0xC33C
  783. #define RLC_CAPTURE_GPU_CLOCK_COUNT                       0xC340
  784. #define RLC_MC_CNTL                                       0xC344
  785. #define RLC_UCODE_CNTL                                    0xC348
  786.  
  787. #define PA_SC_RASTER_CONFIG                             0x28350
  788. #       define RASTER_CONFIG_RB_MAP_0                   0
  789. #       define RASTER_CONFIG_RB_MAP_1                   1
  790. #       define RASTER_CONFIG_RB_MAP_2                   2
  791. #       define RASTER_CONFIG_RB_MAP_3                   3
  792.  
  793. #define VGT_EVENT_INITIATOR                             0x28a90
  794. #       define SAMPLE_STREAMOUTSTATS1                   (1 << 0)
  795. #       define SAMPLE_STREAMOUTSTATS2                   (2 << 0)
  796. #       define SAMPLE_STREAMOUTSTATS3                   (3 << 0)
  797. #       define CACHE_FLUSH_TS                           (4 << 0)
  798. #       define CACHE_FLUSH                              (6 << 0)
  799. #       define CS_PARTIAL_FLUSH                         (7 << 0)
  800. #       define VGT_STREAMOUT_RESET                      (10 << 0)
  801. #       define END_OF_PIPE_INCR_DE                      (11 << 0)
  802. #       define END_OF_PIPE_IB_END                       (12 << 0)
  803. #       define RST_PIX_CNT                              (13 << 0)
  804. #       define VS_PARTIAL_FLUSH                         (15 << 0)
  805. #       define PS_PARTIAL_FLUSH                         (16 << 0)
  806. #       define CACHE_FLUSH_AND_INV_TS_EVENT             (20 << 0)
  807. #       define ZPASS_DONE                               (21 << 0)
  808. #       define CACHE_FLUSH_AND_INV_EVENT                (22 << 0)
  809. #       define PERFCOUNTER_START                        (23 << 0)
  810. #       define PERFCOUNTER_STOP                         (24 << 0)
  811. #       define PIPELINESTAT_START                       (25 << 0)
  812. #       define PIPELINESTAT_STOP                        (26 << 0)
  813. #       define PERFCOUNTER_SAMPLE                       (27 << 0)
  814. #       define SAMPLE_PIPELINESTAT                      (30 << 0)
  815. #       define SAMPLE_STREAMOUTSTATS                    (32 << 0)
  816. #       define RESET_VTX_CNT                            (33 << 0)
  817. #       define VGT_FLUSH                                (36 << 0)
  818. #       define BOTTOM_OF_PIPE_TS                        (40 << 0)
  819. #       define DB_CACHE_FLUSH_AND_INV                   (42 << 0)
  820. #       define FLUSH_AND_INV_DB_DATA_TS                 (43 << 0)
  821. #       define FLUSH_AND_INV_DB_META                    (44 << 0)
  822. #       define FLUSH_AND_INV_CB_DATA_TS                 (45 << 0)
  823. #       define FLUSH_AND_INV_CB_META                    (46 << 0)
  824. #       define CS_DONE                                  (47 << 0)
  825. #       define PS_DONE                                  (48 << 0)
  826. #       define FLUSH_AND_INV_CB_PIXEL_DATA              (49 << 0)
  827. #       define THREAD_TRACE_START                       (51 << 0)
  828. #       define THREAD_TRACE_STOP                        (52 << 0)
  829. #       define THREAD_TRACE_FLUSH                       (54 << 0)
  830. #       define THREAD_TRACE_FINISH                      (55 << 0)
  831.  
  832. /*
  833.  * UVD
  834.  */
  835. #define UVD_UDEC_ADDR_CONFIG                            0xEF4C
  836. #define UVD_UDEC_DB_ADDR_CONFIG                         0xEF50
  837. #define UVD_UDEC_DBW_ADDR_CONFIG                        0xEF54
  838. #define UVD_RBC_RB_RPTR                                 0xF690
  839. #define UVD_RBC_RB_WPTR                                 0xF694
  840.  
  841. /*
  842.  * PM4
  843.  */
  844. #define PACKET0(reg, n) ((RADEON_PACKET_TYPE0 << 30) |                  \
  845.                          (((reg) >> 2) & 0xFFFF) |                      \
  846.                          ((n) & 0x3FFF) << 16)
  847. #define CP_PACKET2                      0x80000000
  848. #define         PACKET2_PAD_SHIFT               0
  849. #define         PACKET2_PAD_MASK                (0x3fffffff << 0)
  850.  
  851. #define PACKET2(v)      (CP_PACKET2 | REG_SET(PACKET2_PAD, (v)))
  852.  
  853. #define PACKET3(op, n)  ((RADEON_PACKET_TYPE3 << 30) |                  \
  854.                          (((op) & 0xFF) << 8) |                         \
  855.                          ((n) & 0x3FFF) << 16)
  856.  
  857. #define PACKET3_COMPUTE(op, n) (PACKET3(op, n) | 1 << 1)
  858.  
  859. /* Packet 3 types */
  860. #define PACKET3_NOP                                     0x10
  861. #define PACKET3_SET_BASE                                0x11
  862. #define         PACKET3_BASE_INDEX(x)                  ((x) << 0)
  863. #define                 GDS_PARTITION_BASE              2
  864. #define                 CE_PARTITION_BASE               3
  865. #define PACKET3_CLEAR_STATE                             0x12
  866. #define PACKET3_INDEX_BUFFER_SIZE                       0x13
  867. #define PACKET3_DISPATCH_DIRECT                         0x15
  868. #define PACKET3_DISPATCH_INDIRECT                       0x16
  869. #define PACKET3_ALLOC_GDS                               0x1B
  870. #define PACKET3_WRITE_GDS_RAM                           0x1C
  871. #define PACKET3_ATOMIC_GDS                              0x1D
  872. #define PACKET3_ATOMIC                                  0x1E
  873. #define PACKET3_OCCLUSION_QUERY                         0x1F
  874. #define PACKET3_SET_PREDICATION                         0x20
  875. #define PACKET3_REG_RMW                                 0x21
  876. #define PACKET3_COND_EXEC                               0x22
  877. #define PACKET3_PRED_EXEC                               0x23
  878. #define PACKET3_DRAW_INDIRECT                           0x24
  879. #define PACKET3_DRAW_INDEX_INDIRECT                     0x25
  880. #define PACKET3_INDEX_BASE                              0x26
  881. #define PACKET3_DRAW_INDEX_2                            0x27
  882. #define PACKET3_CONTEXT_CONTROL                         0x28
  883. #define PACKET3_INDEX_TYPE                              0x2A
  884. #define PACKET3_DRAW_INDIRECT_MULTI                     0x2C
  885. #define PACKET3_DRAW_INDEX_AUTO                         0x2D
  886. #define PACKET3_DRAW_INDEX_IMMD                         0x2E
  887. #define PACKET3_NUM_INSTANCES                           0x2F
  888. #define PACKET3_DRAW_INDEX_MULTI_AUTO                   0x30
  889. #define PACKET3_INDIRECT_BUFFER_CONST                   0x31
  890. #define PACKET3_INDIRECT_BUFFER                         0x32
  891. #define PACKET3_STRMOUT_BUFFER_UPDATE                   0x34
  892. #define PACKET3_DRAW_INDEX_OFFSET_2                     0x35
  893. #define PACKET3_DRAW_INDEX_MULTI_ELEMENT                0x36
  894. #define PACKET3_WRITE_DATA                              0x37
  895. #define         WRITE_DATA_DST_SEL(x)                   ((x) << 8)
  896.                 /* 0 - register
  897.                  * 1 - memory (sync - via GRBM)
  898.                  * 2 - tc/l2
  899.                  * 3 - gds
  900.                  * 4 - reserved
  901.                  * 5 - memory (async - direct)
  902.                  */
  903. #define         WR_ONE_ADDR                             (1 << 16)
  904. #define         WR_CONFIRM                              (1 << 20)
  905. #define         WRITE_DATA_ENGINE_SEL(x)                ((x) << 30)
  906.                 /* 0 - me
  907.                  * 1 - pfp
  908.                  * 2 - ce
  909.                  */
  910. #define PACKET3_DRAW_INDEX_INDIRECT_MULTI               0x38
  911. #define PACKET3_MEM_SEMAPHORE                           0x39
  912. #define PACKET3_MPEG_INDEX                              0x3A
  913. #define PACKET3_COPY_DW                                 0x3B
  914. #define PACKET3_WAIT_REG_MEM                            0x3C
  915. #define PACKET3_MEM_WRITE                               0x3D
  916. #define PACKET3_COPY_DATA                               0x40
  917. #define PACKET3_CP_DMA                                  0x41
  918. /* 1. header
  919.  * 2. SRC_ADDR_LO or DATA [31:0]
  920.  * 3. CP_SYNC [31] | SRC_SEL [30:29] | ENGINE [27] | DST_SEL [21:20] |
  921.  *    SRC_ADDR_HI [7:0]
  922.  * 4. DST_ADDR_LO [31:0]
  923.  * 5. DST_ADDR_HI [7:0]
  924.  * 6. COMMAND [30:21] | BYTE_COUNT [20:0]
  925.  */
  926. #              define PACKET3_CP_DMA_DST_SEL(x)    ((x) << 20)
  927.                 /* 0 - SRC_ADDR
  928.                  * 1 - GDS
  929.                  */
  930. #              define PACKET3_CP_DMA_ENGINE(x)     ((x) << 27)
  931.                 /* 0 - ME
  932.                  * 1 - PFP
  933.                  */
  934. #              define PACKET3_CP_DMA_SRC_SEL(x)    ((x) << 29)
  935.                 /* 0 - SRC_ADDR
  936.                  * 1 - GDS
  937.                  * 2 - DATA
  938.                  */
  939. #              define PACKET3_CP_DMA_CP_SYNC       (1 << 31)
  940. /* COMMAND */
  941. #              define PACKET3_CP_DMA_DIS_WC        (1 << 21)
  942. #              define PACKET3_CP_DMA_CMD_SRC_SWAP(x) ((x) << 23)
  943.                 /* 0 - none
  944.                  * 1 - 8 in 16
  945.                  * 2 - 8 in 32
  946.                  * 3 - 8 in 64
  947.                  */
  948. #              define PACKET3_CP_DMA_CMD_DST_SWAP(x) ((x) << 24)
  949.                 /* 0 - none
  950.                  * 1 - 8 in 16
  951.                  * 2 - 8 in 32
  952.                  * 3 - 8 in 64
  953.                  */
  954. #              define PACKET3_CP_DMA_CMD_SAS       (1 << 26)
  955.                 /* 0 - memory
  956.                  * 1 - register
  957.                  */
  958. #              define PACKET3_CP_DMA_CMD_DAS       (1 << 27)
  959.                 /* 0 - memory
  960.                  * 1 - register
  961.                  */
  962. #              define PACKET3_CP_DMA_CMD_SAIC      (1 << 28)
  963. #              define PACKET3_CP_DMA_CMD_DAIC      (1 << 29)
  964. #              define PACKET3_CP_DMA_CMD_RAW_WAIT  (1 << 30)
  965. #define PACKET3_PFP_SYNC_ME                             0x42
  966. #define PACKET3_SURFACE_SYNC                            0x43
  967. #              define PACKET3_DEST_BASE_0_ENA      (1 << 0)
  968. #              define PACKET3_DEST_BASE_1_ENA      (1 << 1)
  969. #              define PACKET3_CB0_DEST_BASE_ENA    (1 << 6)
  970. #              define PACKET3_CB1_DEST_BASE_ENA    (1 << 7)
  971. #              define PACKET3_CB2_DEST_BASE_ENA    (1 << 8)
  972. #              define PACKET3_CB3_DEST_BASE_ENA    (1 << 9)
  973. #              define PACKET3_CB4_DEST_BASE_ENA    (1 << 10)
  974. #              define PACKET3_CB5_DEST_BASE_ENA    (1 << 11)
  975. #              define PACKET3_CB6_DEST_BASE_ENA    (1 << 12)
  976. #              define PACKET3_CB7_DEST_BASE_ENA    (1 << 13)
  977. #              define PACKET3_DB_DEST_BASE_ENA     (1 << 14)
  978. #              define PACKET3_DEST_BASE_2_ENA      (1 << 19)
  979. #              define PACKET3_DEST_BASE_3_ENA      (1 << 21)
  980. #              define PACKET3_TCL1_ACTION_ENA      (1 << 22)
  981. #              define PACKET3_TC_ACTION_ENA        (1 << 23)
  982. #              define PACKET3_CB_ACTION_ENA        (1 << 25)
  983. #              define PACKET3_DB_ACTION_ENA        (1 << 26)
  984. #              define PACKET3_SH_KCACHE_ACTION_ENA (1 << 27)
  985. #              define PACKET3_SH_ICACHE_ACTION_ENA (1 << 29)
  986. #define PACKET3_ME_INITIALIZE                           0x44
  987. #define         PACKET3_ME_INITIALIZE_DEVICE_ID(x) ((x) << 16)
  988. #define PACKET3_COND_WRITE                              0x45
  989. #define PACKET3_EVENT_WRITE                             0x46
  990. #define         EVENT_TYPE(x)                           ((x) << 0)
  991. #define         EVENT_INDEX(x)                          ((x) << 8)
  992.                 /* 0 - any non-TS event
  993.                  * 1 - ZPASS_DONE
  994.                  * 2 - SAMPLE_PIPELINESTAT
  995.                  * 3 - SAMPLE_STREAMOUTSTAT*
  996.                  * 4 - *S_PARTIAL_FLUSH
  997.                  * 5 - EOP events
  998.                  * 6 - EOS events
  999.                  * 7 - CACHE_FLUSH, CACHE_FLUSH_AND_INV_EVENT
  1000.                  */
  1001. #define         INV_L2                                  (1 << 20)
  1002.                 /* INV TC L2 cache when EVENT_INDEX = 7 */
  1003. #define PACKET3_EVENT_WRITE_EOP                         0x47
  1004. #define         DATA_SEL(x)                             ((x) << 29)
  1005.                 /* 0 - discard
  1006.                  * 1 - send low 32bit data
  1007.                  * 2 - send 64bit data
  1008.                  * 3 - send 64bit counter value
  1009.                  */
  1010. #define         INT_SEL(x)                              ((x) << 24)
  1011.                 /* 0 - none
  1012.                  * 1 - interrupt only (DATA_SEL = 0)
  1013.                  * 2 - interrupt when data write is confirmed
  1014.                  */
  1015. #define PACKET3_EVENT_WRITE_EOS                         0x48
  1016. #define PACKET3_PREAMBLE_CNTL                           0x4A
  1017. #              define PACKET3_PREAMBLE_BEGIN_CLEAR_STATE     (2 << 28)
  1018. #              define PACKET3_PREAMBLE_END_CLEAR_STATE       (3 << 28)
  1019. #define PACKET3_ONE_REG_WRITE                           0x57
  1020. #define PACKET3_LOAD_CONFIG_REG                         0x5F
  1021. #define PACKET3_LOAD_CONTEXT_REG                        0x60
  1022. #define PACKET3_LOAD_SH_REG                             0x61
  1023. #define PACKET3_SET_CONFIG_REG                          0x68
  1024. #define         PACKET3_SET_CONFIG_REG_START                    0x00008000
  1025. #define         PACKET3_SET_CONFIG_REG_END                      0x0000b000
  1026. #define PACKET3_SET_CONTEXT_REG                         0x69
  1027. #define         PACKET3_SET_CONTEXT_REG_START                   0x00028000
  1028. #define         PACKET3_SET_CONTEXT_REG_END                     0x00029000
  1029. #define PACKET3_SET_CONTEXT_REG_INDIRECT                0x73
  1030. #define PACKET3_SET_RESOURCE_INDIRECT                   0x74
  1031. #define PACKET3_SET_SH_REG                              0x76
  1032. #define         PACKET3_SET_SH_REG_START                        0x0000b000
  1033. #define         PACKET3_SET_SH_REG_END                          0x0000c000
  1034. #define PACKET3_SET_SH_REG_OFFSET                       0x77
  1035. #define PACKET3_ME_WRITE                                0x7A
  1036. #define PACKET3_SCRATCH_RAM_WRITE                       0x7D
  1037. #define PACKET3_SCRATCH_RAM_READ                        0x7E
  1038. #define PACKET3_CE_WRITE                                0x7F
  1039. #define PACKET3_LOAD_CONST_RAM                          0x80
  1040. #define PACKET3_WRITE_CONST_RAM                         0x81
  1041. #define PACKET3_WRITE_CONST_RAM_OFFSET                  0x82
  1042. #define PACKET3_DUMP_CONST_RAM                          0x83
  1043. #define PACKET3_INCREMENT_CE_COUNTER                    0x84
  1044. #define PACKET3_INCREMENT_DE_COUNTER                    0x85
  1045. #define PACKET3_WAIT_ON_CE_COUNTER                      0x86
  1046. #define PACKET3_WAIT_ON_DE_COUNTER                      0x87
  1047. #define PACKET3_WAIT_ON_DE_COUNTER_DIFF                 0x88
  1048. #define PACKET3_SET_CE_DE_COUNTERS                      0x89
  1049. #define PACKET3_WAIT_ON_AVAIL_BUFFER                    0x8A
  1050. #define PACKET3_SWITCH_BUFFER                           0x8B
  1051.  
  1052. /* ASYNC DMA - first instance at 0xd000, second at 0xd800 */
  1053. #define DMA0_REGISTER_OFFSET                              0x0 /* not a register */
  1054. #define DMA1_REGISTER_OFFSET                              0x800 /* not a register */
  1055.  
  1056. #define DMA_RB_CNTL                                       0xd000
  1057. #       define DMA_RB_ENABLE                              (1 << 0)
  1058. #       define DMA_RB_SIZE(x)                             ((x) << 1) /* log2 */
  1059. #       define DMA_RB_SWAP_ENABLE                         (1 << 9) /* 8IN32 */
  1060. #       define DMA_RPTR_WRITEBACK_ENABLE                  (1 << 12)
  1061. #       define DMA_RPTR_WRITEBACK_SWAP_ENABLE             (1 << 13)  /* 8IN32 */
  1062. #       define DMA_RPTR_WRITEBACK_TIMER(x)                ((x) << 16) /* log2 */
  1063. #define DMA_RB_BASE                                       0xd004
  1064. #define DMA_RB_RPTR                                       0xd008
  1065. #define DMA_RB_WPTR                                       0xd00c
  1066.  
  1067. #define DMA_RB_RPTR_ADDR_HI                               0xd01c
  1068. #define DMA_RB_RPTR_ADDR_LO                               0xd020
  1069.  
  1070. #define DMA_IB_CNTL                                       0xd024
  1071. #       define DMA_IB_ENABLE                              (1 << 0)
  1072. #       define DMA_IB_SWAP_ENABLE                         (1 << 4)
  1073. #define DMA_IB_RPTR                                       0xd028
  1074. #define DMA_CNTL                                          0xd02c
  1075. #       define TRAP_ENABLE                                (1 << 0)
  1076. #       define SEM_INCOMPLETE_INT_ENABLE                  (1 << 1)
  1077. #       define SEM_WAIT_INT_ENABLE                        (1 << 2)
  1078. #       define DATA_SWAP_ENABLE                           (1 << 3)
  1079. #       define FENCE_SWAP_ENABLE                          (1 << 4)
  1080. #       define CTXEMPTY_INT_ENABLE                        (1 << 28)
  1081. #define DMA_STATUS_REG                                    0xd034
  1082. #       define DMA_IDLE                                   (1 << 0)
  1083. #define DMA_TILING_CONFIG                                 0xd0b8
  1084.  
  1085. #define DMA_PACKET(cmd, b, t, s, n)     ((((cmd) & 0xF) << 28) |        \
  1086.                                          (((b) & 0x1) << 26) |          \
  1087.                                          (((t) & 0x1) << 23) |          \
  1088.                                          (((s) & 0x1) << 22) |          \
  1089.                                          (((n) & 0xFFFFF) << 0))
  1090.  
  1091. #define DMA_IB_PACKET(cmd, vmid, n)     ((((cmd) & 0xF) << 28) |        \
  1092.                                          (((vmid) & 0xF) << 20) |       \
  1093.                                          (((n) & 0xFFFFF) << 0))
  1094.  
  1095. #define DMA_PTE_PDE_PACKET(n)           ((2 << 28) |                    \
  1096.                                          (1 << 26) |                    \
  1097.                                          (1 << 21) |                    \
  1098.                                          (((n) & 0xFFFFF) << 0))
  1099.  
  1100. /* async DMA Packet types */
  1101. #define DMA_PACKET_WRITE                                  0x2
  1102. #define DMA_PACKET_COPY                                   0x3
  1103. #define DMA_PACKET_INDIRECT_BUFFER                        0x4
  1104. #define DMA_PACKET_SEMAPHORE                              0x5
  1105. #define DMA_PACKET_FENCE                                  0x6
  1106. #define DMA_PACKET_TRAP                                   0x7
  1107. #define DMA_PACKET_SRBM_WRITE                             0x9
  1108. #define DMA_PACKET_CONSTANT_FILL                          0xd
  1109. #define DMA_PACKET_NOP                                    0xf
  1110.  
  1111. #endif
  1112.