Subversion Repositories Kolibri OS

Rev

Rev 2005 | Rev 3120 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /*
  2.  * Copyright 2008 Advanced Micro Devices, Inc.
  3.  * Copyright 2008 Red Hat Inc.
  4.  * Copyright 2009 Jerome Glisse.
  5.  *
  6.  * Permission is hereby granted, free of charge, to any person obtaining a
  7.  * copy of this software and associated documentation files (the "Software"),
  8.  * to deal in the Software without restriction, including without limitation
  9.  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10.  * and/or sell copies of the Software, and to permit persons to whom the
  11.  * Software is furnished to do so, subject to the following conditions:
  12.  *
  13.  * The above copyright notice and this permission notice shall be included in
  14.  * all copies or substantial portions of the Software.
  15.  *
  16.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17.  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18.  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19.  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20.  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21.  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22.  * OTHER DEALINGS IN THE SOFTWARE.
  23.  *
  24.  * Authors: Dave Airlie
  25.  *          Alex Deucher
  26.  *          Jerome Glisse
  27.  */
  28. #include <linux/seq_file.h>
  29. #include <linux/slab.h>
  30. #include <drm/drmP.h>
  31. #include "rv515d.h"
  32. #include "radeon.h"
  33. #include "radeon_asic.h"
  34. #include "atom.h"
  35. #include "rv515_reg_safe.h"
  36.  
  37. /* This files gather functions specifics to: rv515 */
  38. static int rv515_debugfs_pipes_info_init(struct radeon_device *rdev);
  39. static int rv515_debugfs_ga_info_init(struct radeon_device *rdev);
  40. static void rv515_gpu_init(struct radeon_device *rdev);
  41. int rv515_mc_wait_for_idle(struct radeon_device *rdev);
  42.  
  43. void rv515_debugfs(struct radeon_device *rdev)
  44. {
  45.         if (r100_debugfs_rbbm_init(rdev)) {
  46.                 DRM_ERROR("Failed to register debugfs file for RBBM !\n");
  47.         }
  48.         if (rv515_debugfs_pipes_info_init(rdev)) {
  49.                 DRM_ERROR("Failed to register debugfs file for pipes !\n");
  50.         }
  51.         if (rv515_debugfs_ga_info_init(rdev)) {
  52.                 DRM_ERROR("Failed to register debugfs file for pipes !\n");
  53.         }
  54. }
  55.  
  56. void rv515_ring_start(struct radeon_device *rdev, struct radeon_ring *ring)
  57. {
  58.         int r;
  59.  
  60.         r = radeon_ring_lock(rdev, ring, 64);
  61.         if (r) {
  62.                 return;
  63.         }
  64.         radeon_ring_write(ring, PACKET0(ISYNC_CNTL, 0));
  65.         radeon_ring_write(ring,
  66.                           ISYNC_ANY2D_IDLE3D |
  67.                           ISYNC_ANY3D_IDLE2D |
  68.                           ISYNC_WAIT_IDLEGUI |
  69.                           ISYNC_CPSCRATCH_IDLEGUI);
  70.         radeon_ring_write(ring, PACKET0(WAIT_UNTIL, 0));
  71.         radeon_ring_write(ring, WAIT_2D_IDLECLEAN | WAIT_3D_IDLECLEAN);
  72.         radeon_ring_write(ring, PACKET0(R300_DST_PIPE_CONFIG, 0));
  73.         radeon_ring_write(ring, R300_PIPE_AUTO_CONFIG);
  74.         radeon_ring_write(ring, PACKET0(GB_SELECT, 0));
  75.         radeon_ring_write(ring, 0);
  76.         radeon_ring_write(ring, PACKET0(GB_ENABLE, 0));
  77.         radeon_ring_write(ring, 0);
  78.         radeon_ring_write(ring, PACKET0(R500_SU_REG_DEST, 0));
  79.         radeon_ring_write(ring, (1 << rdev->num_gb_pipes) - 1);
  80.         radeon_ring_write(ring, PACKET0(VAP_INDEX_OFFSET, 0));
  81.         radeon_ring_write(ring, 0);
  82.         radeon_ring_write(ring, PACKET0(RB3D_DSTCACHE_CTLSTAT, 0));
  83.         radeon_ring_write(ring, RB3D_DC_FLUSH | RB3D_DC_FREE);
  84.         radeon_ring_write(ring, PACKET0(ZB_ZCACHE_CTLSTAT, 0));
  85.         radeon_ring_write(ring, ZC_FLUSH | ZC_FREE);
  86.         radeon_ring_write(ring, PACKET0(WAIT_UNTIL, 0));
  87.         radeon_ring_write(ring, WAIT_2D_IDLECLEAN | WAIT_3D_IDLECLEAN);
  88.         radeon_ring_write(ring, PACKET0(GB_AA_CONFIG, 0));
  89.         radeon_ring_write(ring, 0);
  90.         radeon_ring_write(ring, PACKET0(RB3D_DSTCACHE_CTLSTAT, 0));
  91.         radeon_ring_write(ring, RB3D_DC_FLUSH | RB3D_DC_FREE);
  92.         radeon_ring_write(ring, PACKET0(ZB_ZCACHE_CTLSTAT, 0));
  93.         radeon_ring_write(ring, ZC_FLUSH | ZC_FREE);
  94.         radeon_ring_write(ring, PACKET0(GB_MSPOS0, 0));
  95.         radeon_ring_write(ring,
  96.                           ((6 << MS_X0_SHIFT) |
  97.                            (6 << MS_Y0_SHIFT) |
  98.                            (6 << MS_X1_SHIFT) |
  99.                            (6 << MS_Y1_SHIFT) |
  100.                            (6 << MS_X2_SHIFT) |
  101.                            (6 << MS_Y2_SHIFT) |
  102.                            (6 << MSBD0_Y_SHIFT) |
  103.                            (6 << MSBD0_X_SHIFT)));
  104.         radeon_ring_write(ring, PACKET0(GB_MSPOS1, 0));
  105.         radeon_ring_write(ring,
  106.                           ((6 << MS_X3_SHIFT) |
  107.                            (6 << MS_Y3_SHIFT) |
  108.                            (6 << MS_X4_SHIFT) |
  109.                            (6 << MS_Y4_SHIFT) |
  110.                            (6 << MS_X5_SHIFT) |
  111.                            (6 << MS_Y5_SHIFT) |
  112.                            (6 << MSBD1_SHIFT)));
  113.         radeon_ring_write(ring, PACKET0(GA_ENHANCE, 0));
  114.         radeon_ring_write(ring, GA_DEADLOCK_CNTL | GA_FASTSYNC_CNTL);
  115.         radeon_ring_write(ring, PACKET0(GA_POLY_MODE, 0));
  116.         radeon_ring_write(ring, FRONT_PTYPE_TRIANGE | BACK_PTYPE_TRIANGE);
  117.         radeon_ring_write(ring, PACKET0(GA_ROUND_MODE, 0));
  118.         radeon_ring_write(ring, GEOMETRY_ROUND_NEAREST | COLOR_ROUND_NEAREST);
  119.         radeon_ring_write(ring, PACKET0(0x20C8, 0));
  120.         radeon_ring_write(ring, 0);
  121.         radeon_ring_unlock_commit(rdev, ring);
  122. }
  123.  
  124. int rv515_mc_wait_for_idle(struct radeon_device *rdev)
  125. {
  126.         unsigned i;
  127.         uint32_t tmp;
  128.  
  129.         for (i = 0; i < rdev->usec_timeout; i++) {
  130.                 /* read MC_STATUS */
  131.                 tmp = RREG32_MC(MC_STATUS);
  132.                 if (tmp & MC_STATUS_IDLE) {
  133.                         return 0;
  134.                 }
  135.                 DRM_UDELAY(1);
  136.         }
  137.         return -1;
  138. }
  139.  
  140. void rv515_vga_render_disable(struct radeon_device *rdev)
  141. {
  142.         WREG32(R_000300_VGA_RENDER_CONTROL,
  143.                 RREG32(R_000300_VGA_RENDER_CONTROL) & C_000300_VGA_VSTATUS_CNTL);
  144. }
  145.  
  146. static void rv515_gpu_init(struct radeon_device *rdev)
  147. {
  148.         unsigned pipe_select_current, gb_pipe_select, tmp;
  149.  
  150.         if (r100_gui_wait_for_idle(rdev)) {
  151.                 printk(KERN_WARNING "Failed to wait GUI idle while "
  152.                        "resetting GPU. Bad things might happen.\n");
  153.         }
  154.         rv515_vga_render_disable(rdev);
  155.         r420_pipes_init(rdev);
  156.         gb_pipe_select = RREG32(R400_GB_PIPE_SELECT);
  157.         tmp = RREG32(R300_DST_PIPE_CONFIG);
  158.         pipe_select_current = (tmp >> 2) & 3;
  159.         tmp = (1 << pipe_select_current) |
  160.               (((gb_pipe_select >> 8) & 0xF) << 4);
  161.         WREG32_PLL(0x000D, tmp);
  162.         if (r100_gui_wait_for_idle(rdev)) {
  163.                 printk(KERN_WARNING "Failed to wait GUI idle while "
  164.                        "resetting GPU. Bad things might happen.\n");
  165.         }
  166.         if (rv515_mc_wait_for_idle(rdev)) {
  167.                 printk(KERN_WARNING "Failed to wait MC idle while "
  168.                        "programming pipes. Bad things might happen.\n");
  169.         }
  170. }
  171.  
  172. static void rv515_vram_get_type(struct radeon_device *rdev)
  173. {
  174.         uint32_t tmp;
  175.  
  176.         rdev->mc.vram_width = 128;
  177.         rdev->mc.vram_is_ddr = true;
  178.         tmp = RREG32_MC(RV515_MC_CNTL) & MEM_NUM_CHANNELS_MASK;
  179.         switch (tmp) {
  180.         case 0:
  181.                 rdev->mc.vram_width = 64;
  182.                 break;
  183.         case 1:
  184.                 rdev->mc.vram_width = 128;
  185.                 break;
  186.         default:
  187.                 rdev->mc.vram_width = 128;
  188.                 break;
  189.         }
  190. }
  191.  
  192. static void rv515_mc_init(struct radeon_device *rdev)
  193. {
  194.  
  195.         rv515_vram_get_type(rdev);
  196.         r100_vram_init_sizes(rdev);
  197.         radeon_vram_location(rdev, &rdev->mc, 0);
  198.         rdev->mc.gtt_base_align = 0;
  199.         if (!(rdev->flags & RADEON_IS_AGP))
  200.                 radeon_gtt_location(rdev, &rdev->mc);
  201.         radeon_update_bandwidth_info(rdev);
  202. }
  203.  
  204. uint32_t rv515_mc_rreg(struct radeon_device *rdev, uint32_t reg)
  205. {
  206.         uint32_t r;
  207.  
  208.         WREG32(MC_IND_INDEX, 0x7f0000 | (reg & 0xffff));
  209.         r = RREG32(MC_IND_DATA);
  210.         WREG32(MC_IND_INDEX, 0);
  211.         return r;
  212. }
  213.  
  214. void rv515_mc_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
  215. {
  216.         WREG32(MC_IND_INDEX, 0xff0000 | ((reg) & 0xffff));
  217.         WREG32(MC_IND_DATA, (v));
  218.         WREG32(MC_IND_INDEX, 0);
  219. }
  220.  
  221. #if defined(CONFIG_DEBUG_FS)
  222. static int rv515_debugfs_pipes_info(struct seq_file *m, void *data)
  223. {
  224.         struct drm_info_node *node = (struct drm_info_node *) m->private;
  225.         struct drm_device *dev = node->minor->dev;
  226.         struct radeon_device *rdev = dev->dev_private;
  227.         uint32_t tmp;
  228.  
  229.         tmp = RREG32(GB_PIPE_SELECT);
  230.         seq_printf(m, "GB_PIPE_SELECT 0x%08x\n", tmp);
  231.         tmp = RREG32(SU_REG_DEST);
  232.         seq_printf(m, "SU_REG_DEST 0x%08x\n", tmp);
  233.         tmp = RREG32(GB_TILE_CONFIG);
  234.         seq_printf(m, "GB_TILE_CONFIG 0x%08x\n", tmp);
  235.         tmp = RREG32(DST_PIPE_CONFIG);
  236.         seq_printf(m, "DST_PIPE_CONFIG 0x%08x\n", tmp);
  237.         return 0;
  238. }
  239.  
  240. static int rv515_debugfs_ga_info(struct seq_file *m, void *data)
  241. {
  242.         struct drm_info_node *node = (struct drm_info_node *) m->private;
  243.         struct drm_device *dev = node->minor->dev;
  244.         struct radeon_device *rdev = dev->dev_private;
  245.         uint32_t tmp;
  246.  
  247.         tmp = RREG32(0x2140);
  248.         seq_printf(m, "VAP_CNTL_STATUS 0x%08x\n", tmp);
  249.         radeon_asic_reset(rdev);
  250.         tmp = RREG32(0x425C);
  251.         seq_printf(m, "GA_IDLE 0x%08x\n", tmp);
  252.         return 0;
  253. }
  254.  
  255. static struct drm_info_list rv515_pipes_info_list[] = {
  256.         {"rv515_pipes_info", rv515_debugfs_pipes_info, 0, NULL},
  257. };
  258.  
  259. static struct drm_info_list rv515_ga_info_list[] = {
  260.         {"rv515_ga_info", rv515_debugfs_ga_info, 0, NULL},
  261. };
  262. #endif
  263.  
  264. static int rv515_debugfs_pipes_info_init(struct radeon_device *rdev)
  265. {
  266. #if defined(CONFIG_DEBUG_FS)
  267.         return radeon_debugfs_add_files(rdev, rv515_pipes_info_list, 1);
  268. #else
  269.         return 0;
  270. #endif
  271. }
  272.  
  273. static int rv515_debugfs_ga_info_init(struct radeon_device *rdev)
  274. {
  275. #if defined(CONFIG_DEBUG_FS)
  276.         return radeon_debugfs_add_files(rdev, rv515_ga_info_list, 1);
  277. #else
  278.         return 0;
  279. #endif
  280. }
  281.  
  282. void rv515_mc_stop(struct radeon_device *rdev, struct rv515_mc_save *save)
  283. {
  284.         save->vga_render_control = RREG32(R_000300_VGA_RENDER_CONTROL);
  285.         save->vga_hdp_control = RREG32(R_000328_VGA_HDP_CONTROL);
  286.  
  287.         /* Stop all video */
  288.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 0);
  289.         WREG32(R_000300_VGA_RENDER_CONTROL, 0);
  290.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 1);
  291.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 1);
  292.         WREG32(R_006080_D1CRTC_CONTROL, 0);
  293.         WREG32(R_006880_D2CRTC_CONTROL, 0);
  294.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 0);
  295.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 0);
  296.         WREG32(R_000330_D1VGA_CONTROL, 0);
  297.         WREG32(R_000338_D2VGA_CONTROL, 0);
  298. }
  299.  
  300. void rv515_mc_resume(struct radeon_device *rdev, struct rv515_mc_save *save)
  301. {
  302.         WREG32(R_006110_D1GRPH_PRIMARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  303.         WREG32(R_006118_D1GRPH_SECONDARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  304.         WREG32(R_006910_D2GRPH_PRIMARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  305.         WREG32(R_006918_D2GRPH_SECONDARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  306.         WREG32(R_000310_VGA_MEMORY_BASE_ADDRESS, rdev->mc.vram_start);
  307.         /* Unlock host access */
  308.         WREG32(R_000328_VGA_HDP_CONTROL, save->vga_hdp_control);
  309.         mdelay(1);
  310.         WREG32(R_000300_VGA_RENDER_CONTROL, save->vga_render_control);
  311. }
  312.  
  313. static void rv515_mc_program(struct radeon_device *rdev)
  314. {
  315.         struct rv515_mc_save save;
  316.  
  317.         /* Stops all mc clients */
  318.         rv515_mc_stop(rdev, &save);
  319.  
  320.         /* Wait for mc idle */
  321.         if (rv515_mc_wait_for_idle(rdev))
  322.                 dev_warn(rdev->dev, "Wait MC idle timeout before updating MC.\n");
  323.         /* Write VRAM size in case we are limiting it */
  324.         WREG32(R_0000F8_CONFIG_MEMSIZE, rdev->mc.real_vram_size);
  325.         /* Program MC, should be a 32bits limited address space */
  326.         WREG32_MC(R_000001_MC_FB_LOCATION,
  327.                         S_000001_MC_FB_START(rdev->mc.vram_start >> 16) |
  328.                         S_000001_MC_FB_TOP(rdev->mc.vram_end >> 16));
  329.         WREG32(R_000134_HDP_FB_LOCATION,
  330.                 S_000134_HDP_FB_START(rdev->mc.vram_start >> 16));
  331.         if (rdev->flags & RADEON_IS_AGP) {
  332.                 WREG32_MC(R_000002_MC_AGP_LOCATION,
  333.                         S_000002_MC_AGP_START(rdev->mc.gtt_start >> 16) |
  334.                         S_000002_MC_AGP_TOP(rdev->mc.gtt_end >> 16));
  335.                 WREG32_MC(R_000003_MC_AGP_BASE, lower_32_bits(rdev->mc.agp_base));
  336.                 WREG32_MC(R_000004_MC_AGP_BASE_2,
  337.                         S_000004_AGP_BASE_ADDR_2(upper_32_bits(rdev->mc.agp_base)));
  338.         } else {
  339.                 WREG32_MC(R_000002_MC_AGP_LOCATION, 0xFFFFFFFF);
  340.                 WREG32_MC(R_000003_MC_AGP_BASE, 0);
  341.                 WREG32_MC(R_000004_MC_AGP_BASE_2, 0);
  342.         }
  343.  
  344.         rv515_mc_resume(rdev, &save);
  345. }
  346.  
  347. void rv515_clock_startup(struct radeon_device *rdev)
  348. {
  349.         if (radeon_dynclks != -1 && radeon_dynclks)
  350.                 radeon_atom_set_clock_gating(rdev, 1);
  351.         /* We need to force on some of the block */
  352.         WREG32_PLL(R_00000F_CP_DYN_CNTL,
  353.                 RREG32_PLL(R_00000F_CP_DYN_CNTL) | S_00000F_CP_FORCEON(1));
  354.         WREG32_PLL(R_000011_E2_DYN_CNTL,
  355.                 RREG32_PLL(R_000011_E2_DYN_CNTL) | S_000011_E2_FORCEON(1));
  356.         WREG32_PLL(R_000013_IDCT_DYN_CNTL,
  357.                 RREG32_PLL(R_000013_IDCT_DYN_CNTL) | S_000013_IDCT_FORCEON(1));
  358. }
  359.  
  360. static int rv515_startup(struct radeon_device *rdev)
  361. {
  362.         int r;
  363.  
  364.         rv515_mc_program(rdev);
  365.         /* Resume clock */
  366.         rv515_clock_startup(rdev);
  367.         /* Initialize GPU configuration (# pipes, ...) */
  368.         rv515_gpu_init(rdev);
  369.         /* Initialize GART (initialize after TTM so we can allocate
  370.          * memory through TTM but finalize after TTM) */
  371.         if (rdev->flags & RADEON_IS_PCIE) {
  372.                 r = rv370_pcie_gart_enable(rdev);
  373.                 if (r)
  374.                         return r;
  375.         }
  376.  
  377.         /* allocate wb buffer */
  378.         r = radeon_wb_init(rdev);
  379.         if (r)
  380.                 return r;
  381.  
  382.         /* Enable IRQ */
  383.         rs600_irq_set(rdev);
  384.         rdev->config.r300.hdp_cntl = RREG32(RADEON_HOST_PATH_CNTL);
  385.         /* 1M ring buffer */
  386.         r = r100_cp_init(rdev, 1024 * 1024);
  387.         if (r) {
  388.                 dev_err(rdev->dev, "failed initializing CP (%d).\n", r);
  389.                 return r;
  390.         }
  391.  
  392.         r = radeon_ib_pool_init(rdev);
  393.         if (r) {
  394.                 dev_err(rdev->dev, "IB initialization failed (%d).\n", r);
  395.                 return r;
  396.         }
  397.  
  398.         return 0;
  399. }
  400.  
  401.  
  402. void rv515_set_safe_registers(struct radeon_device *rdev)
  403. {
  404.         rdev->config.r300.reg_safe_bm = rv515_reg_safe_bm;
  405.         rdev->config.r300.reg_safe_bm_size = ARRAY_SIZE(rv515_reg_safe_bm);
  406. }
  407.  
  408. int rv515_init(struct radeon_device *rdev)
  409. {
  410.         int r;
  411.  
  412.         /* Initialize scratch registers */
  413.         radeon_scratch_init(rdev);
  414.         /* Initialize surface registers */
  415.         radeon_surface_init(rdev);
  416.         /* TODO: disable VGA need to use VGA request */
  417.         /* restore some register to sane defaults */
  418.         r100_restore_sanity(rdev);
  419.         /* BIOS*/
  420.         if (!radeon_get_bios(rdev)) {
  421.                 if (ASIC_IS_AVIVO(rdev))
  422.                         return -EINVAL;
  423.         }
  424.         if (rdev->is_atom_bios) {
  425.                 r = radeon_atombios_init(rdev);
  426.                 if (r)
  427.                         return r;
  428.         } else {
  429.                 dev_err(rdev->dev, "Expecting atombios for RV515 GPU\n");
  430.                 return -EINVAL;
  431.         }
  432.         /* Reset gpu before posting otherwise ATOM will enter infinite loop */
  433.         if (radeon_asic_reset(rdev)) {
  434.                 dev_warn(rdev->dev,
  435.                         "GPU reset failed ! (0xE40=0x%08X, 0x7C0=0x%08X)\n",
  436.                         RREG32(R_000E40_RBBM_STATUS),
  437.                         RREG32(R_0007C0_CP_STAT));
  438.         }
  439.         /* check if cards are posted or not */
  440.         if (radeon_boot_test_post_card(rdev) == false)
  441.                 return -EINVAL;
  442.         /* Initialize clocks */
  443.         radeon_get_clock_info(rdev->ddev);
  444.         /* initialize AGP */
  445.         if (rdev->flags & RADEON_IS_AGP) {
  446.                 r = radeon_agp_init(rdev);
  447.                 if (r) {
  448.                         radeon_agp_disable(rdev);
  449.                 }
  450.         }
  451.         /* initialize memory controller */
  452.         rv515_mc_init(rdev);
  453.         rv515_debugfs(rdev);
  454.         /* Fence driver */
  455.         r = radeon_fence_driver_init(rdev);
  456.         if (r)
  457.                 return r;
  458.         r = radeon_irq_kms_init(rdev);
  459.         if (r)
  460.                 return r;
  461.         /* Memory manager */
  462.         r = radeon_bo_init(rdev);
  463.         if (r)
  464.                 return r;
  465.         r = rv370_pcie_gart_init(rdev);
  466.         if (r)
  467.                 return r;
  468.         rv515_set_safe_registers(rdev);
  469.  
  470.         rdev->accel_working = true;
  471.         r = rv515_startup(rdev);
  472.         if (r) {
  473.                 /* Somethings want wront with the accel init stop accel */
  474.                 dev_err(rdev->dev, "Disabling GPU acceleration\n");
  475. //              r100_cp_fini(rdev);
  476. //              r100_wb_fini(rdev);
  477. //              r100_ib_fini(rdev);
  478.                 rv370_pcie_gart_fini(rdev);
  479. //              radeon_agp_fini(rdev);
  480.                 rdev->accel_working = false;
  481.         }
  482.         return 0;
  483. }
  484.  
  485. void atom_rv515_force_tv_scaler(struct radeon_device *rdev, struct radeon_crtc *crtc)
  486. {
  487.         int index_reg = 0x6578 + crtc->crtc_offset;
  488.         int data_reg = 0x657c + crtc->crtc_offset;
  489.  
  490.         WREG32(0x659C + crtc->crtc_offset, 0x0);
  491.         WREG32(0x6594 + crtc->crtc_offset, 0x705);
  492.         WREG32(0x65A4 + crtc->crtc_offset, 0x10001);
  493.         WREG32(0x65D8 + crtc->crtc_offset, 0x0);
  494.         WREG32(0x65B0 + crtc->crtc_offset, 0x0);
  495.         WREG32(0x65C0 + crtc->crtc_offset, 0x0);
  496.         WREG32(0x65D4 + crtc->crtc_offset, 0x0);
  497.         WREG32(index_reg, 0x0);
  498.         WREG32(data_reg, 0x841880A8);
  499.         WREG32(index_reg, 0x1);
  500.         WREG32(data_reg, 0x84208680);
  501.         WREG32(index_reg, 0x2);
  502.         WREG32(data_reg, 0xBFF880B0);
  503.         WREG32(index_reg, 0x100);
  504.         WREG32(data_reg, 0x83D88088);
  505.         WREG32(index_reg, 0x101);
  506.         WREG32(data_reg, 0x84608680);
  507.         WREG32(index_reg, 0x102);
  508.         WREG32(data_reg, 0xBFF080D0);
  509.         WREG32(index_reg, 0x200);
  510.         WREG32(data_reg, 0x83988068);
  511.         WREG32(index_reg, 0x201);
  512.         WREG32(data_reg, 0x84A08680);
  513.         WREG32(index_reg, 0x202);
  514.         WREG32(data_reg, 0xBFF080F8);
  515.         WREG32(index_reg, 0x300);
  516.         WREG32(data_reg, 0x83588058);
  517.         WREG32(index_reg, 0x301);
  518.         WREG32(data_reg, 0x84E08660);
  519.         WREG32(index_reg, 0x302);
  520.         WREG32(data_reg, 0xBFF88120);
  521.         WREG32(index_reg, 0x400);
  522.         WREG32(data_reg, 0x83188040);
  523.         WREG32(index_reg, 0x401);
  524.         WREG32(data_reg, 0x85008660);
  525.         WREG32(index_reg, 0x402);
  526.         WREG32(data_reg, 0xBFF88150);
  527.         WREG32(index_reg, 0x500);
  528.         WREG32(data_reg, 0x82D88030);
  529.         WREG32(index_reg, 0x501);
  530.         WREG32(data_reg, 0x85408640);
  531.         WREG32(index_reg, 0x502);
  532.         WREG32(data_reg, 0xBFF88180);
  533.         WREG32(index_reg, 0x600);
  534.         WREG32(data_reg, 0x82A08018);
  535.         WREG32(index_reg, 0x601);
  536.         WREG32(data_reg, 0x85808620);
  537.         WREG32(index_reg, 0x602);
  538.         WREG32(data_reg, 0xBFF081B8);
  539.         WREG32(index_reg, 0x700);
  540.         WREG32(data_reg, 0x82608010);
  541.         WREG32(index_reg, 0x701);
  542.         WREG32(data_reg, 0x85A08600);
  543.         WREG32(index_reg, 0x702);
  544.         WREG32(data_reg, 0x800081F0);
  545.         WREG32(index_reg, 0x800);
  546.         WREG32(data_reg, 0x8228BFF8);
  547.         WREG32(index_reg, 0x801);
  548.         WREG32(data_reg, 0x85E085E0);
  549.         WREG32(index_reg, 0x802);
  550.         WREG32(data_reg, 0xBFF88228);
  551.         WREG32(index_reg, 0x10000);
  552.         WREG32(data_reg, 0x82A8BF00);
  553.         WREG32(index_reg, 0x10001);
  554.         WREG32(data_reg, 0x82A08CC0);
  555.         WREG32(index_reg, 0x10002);
  556.         WREG32(data_reg, 0x8008BEF8);
  557.         WREG32(index_reg, 0x10100);
  558.         WREG32(data_reg, 0x81F0BF28);
  559.         WREG32(index_reg, 0x10101);
  560.         WREG32(data_reg, 0x83608CA0);
  561.         WREG32(index_reg, 0x10102);
  562.         WREG32(data_reg, 0x8018BED0);
  563.         WREG32(index_reg, 0x10200);
  564.         WREG32(data_reg, 0x8148BF38);
  565.         WREG32(index_reg, 0x10201);
  566.         WREG32(data_reg, 0x84408C80);
  567.         WREG32(index_reg, 0x10202);
  568.         WREG32(data_reg, 0x8008BEB8);
  569.         WREG32(index_reg, 0x10300);
  570.         WREG32(data_reg, 0x80B0BF78);
  571.         WREG32(index_reg, 0x10301);
  572.         WREG32(data_reg, 0x85008C20);
  573.         WREG32(index_reg, 0x10302);
  574.         WREG32(data_reg, 0x8020BEA0);
  575.         WREG32(index_reg, 0x10400);
  576.         WREG32(data_reg, 0x8028BF90);
  577.         WREG32(index_reg, 0x10401);
  578.         WREG32(data_reg, 0x85E08BC0);
  579.         WREG32(index_reg, 0x10402);
  580.         WREG32(data_reg, 0x8018BE90);
  581.         WREG32(index_reg, 0x10500);
  582.         WREG32(data_reg, 0xBFB8BFB0);
  583.         WREG32(index_reg, 0x10501);
  584.         WREG32(data_reg, 0x86C08B40);
  585.         WREG32(index_reg, 0x10502);
  586.         WREG32(data_reg, 0x8010BE90);
  587.         WREG32(index_reg, 0x10600);
  588.         WREG32(data_reg, 0xBF58BFC8);
  589.         WREG32(index_reg, 0x10601);
  590.         WREG32(data_reg, 0x87A08AA0);
  591.         WREG32(index_reg, 0x10602);
  592.         WREG32(data_reg, 0x8010BE98);
  593.         WREG32(index_reg, 0x10700);
  594.         WREG32(data_reg, 0xBF10BFF0);
  595.         WREG32(index_reg, 0x10701);
  596.         WREG32(data_reg, 0x886089E0);
  597.         WREG32(index_reg, 0x10702);
  598.         WREG32(data_reg, 0x8018BEB0);
  599.         WREG32(index_reg, 0x10800);
  600.         WREG32(data_reg, 0xBED8BFE8);
  601.         WREG32(index_reg, 0x10801);
  602.         WREG32(data_reg, 0x89408940);
  603.         WREG32(index_reg, 0x10802);
  604.         WREG32(data_reg, 0xBFE8BED8);
  605.         WREG32(index_reg, 0x20000);
  606.         WREG32(data_reg, 0x80008000);
  607.         WREG32(index_reg, 0x20001);
  608.         WREG32(data_reg, 0x90008000);
  609.         WREG32(index_reg, 0x20002);
  610.         WREG32(data_reg, 0x80008000);
  611.         WREG32(index_reg, 0x20003);
  612.         WREG32(data_reg, 0x80008000);
  613.         WREG32(index_reg, 0x20100);
  614.         WREG32(data_reg, 0x80108000);
  615.         WREG32(index_reg, 0x20101);
  616.         WREG32(data_reg, 0x8FE0BF70);
  617.         WREG32(index_reg, 0x20102);
  618.         WREG32(data_reg, 0xBFE880C0);
  619.         WREG32(index_reg, 0x20103);
  620.         WREG32(data_reg, 0x80008000);
  621.         WREG32(index_reg, 0x20200);
  622.         WREG32(data_reg, 0x8018BFF8);
  623.         WREG32(index_reg, 0x20201);
  624.         WREG32(data_reg, 0x8F80BF08);
  625.         WREG32(index_reg, 0x20202);
  626.         WREG32(data_reg, 0xBFD081A0);
  627.         WREG32(index_reg, 0x20203);
  628.         WREG32(data_reg, 0xBFF88000);
  629.         WREG32(index_reg, 0x20300);
  630.         WREG32(data_reg, 0x80188000);
  631.         WREG32(index_reg, 0x20301);
  632.         WREG32(data_reg, 0x8EE0BEC0);
  633.         WREG32(index_reg, 0x20302);
  634.         WREG32(data_reg, 0xBFB082A0);
  635.         WREG32(index_reg, 0x20303);
  636.         WREG32(data_reg, 0x80008000);
  637.         WREG32(index_reg, 0x20400);
  638.         WREG32(data_reg, 0x80188000);
  639.         WREG32(index_reg, 0x20401);
  640.         WREG32(data_reg, 0x8E00BEA0);
  641.         WREG32(index_reg, 0x20402);
  642.         WREG32(data_reg, 0xBF8883C0);
  643.         WREG32(index_reg, 0x20403);
  644.         WREG32(data_reg, 0x80008000);
  645.         WREG32(index_reg, 0x20500);
  646.         WREG32(data_reg, 0x80188000);
  647.         WREG32(index_reg, 0x20501);
  648.         WREG32(data_reg, 0x8D00BE90);
  649.         WREG32(index_reg, 0x20502);
  650.         WREG32(data_reg, 0xBF588500);
  651.         WREG32(index_reg, 0x20503);
  652.         WREG32(data_reg, 0x80008008);
  653.         WREG32(index_reg, 0x20600);
  654.         WREG32(data_reg, 0x80188000);
  655.         WREG32(index_reg, 0x20601);
  656.         WREG32(data_reg, 0x8BC0BE98);
  657.         WREG32(index_reg, 0x20602);
  658.         WREG32(data_reg, 0xBF308660);
  659.         WREG32(index_reg, 0x20603);
  660.         WREG32(data_reg, 0x80008008);
  661.         WREG32(index_reg, 0x20700);
  662.         WREG32(data_reg, 0x80108000);
  663.         WREG32(index_reg, 0x20701);
  664.         WREG32(data_reg, 0x8A80BEB0);
  665.         WREG32(index_reg, 0x20702);
  666.         WREG32(data_reg, 0xBF0087C0);
  667.         WREG32(index_reg, 0x20703);
  668.         WREG32(data_reg, 0x80008008);
  669.         WREG32(index_reg, 0x20800);
  670.         WREG32(data_reg, 0x80108000);
  671.         WREG32(index_reg, 0x20801);
  672.         WREG32(data_reg, 0x8920BED0);
  673.         WREG32(index_reg, 0x20802);
  674.         WREG32(data_reg, 0xBED08920);
  675.         WREG32(index_reg, 0x20803);
  676.         WREG32(data_reg, 0x80008010);
  677.         WREG32(index_reg, 0x30000);
  678.         WREG32(data_reg, 0x90008000);
  679.         WREG32(index_reg, 0x30001);
  680.         WREG32(data_reg, 0x80008000);
  681.         WREG32(index_reg, 0x30100);
  682.         WREG32(data_reg, 0x8FE0BF90);
  683.         WREG32(index_reg, 0x30101);
  684.         WREG32(data_reg, 0xBFF880A0);
  685.         WREG32(index_reg, 0x30200);
  686.         WREG32(data_reg, 0x8F60BF40);
  687.         WREG32(index_reg, 0x30201);
  688.         WREG32(data_reg, 0xBFE88180);
  689.         WREG32(index_reg, 0x30300);
  690.         WREG32(data_reg, 0x8EC0BF00);
  691.         WREG32(index_reg, 0x30301);
  692.         WREG32(data_reg, 0xBFC88280);
  693.         WREG32(index_reg, 0x30400);
  694.         WREG32(data_reg, 0x8DE0BEE0);
  695.         WREG32(index_reg, 0x30401);
  696.         WREG32(data_reg, 0xBFA083A0);
  697.         WREG32(index_reg, 0x30500);
  698.         WREG32(data_reg, 0x8CE0BED0);
  699.         WREG32(index_reg, 0x30501);
  700.         WREG32(data_reg, 0xBF7884E0);
  701.         WREG32(index_reg, 0x30600);
  702.         WREG32(data_reg, 0x8BA0BED8);
  703.         WREG32(index_reg, 0x30601);
  704.         WREG32(data_reg, 0xBF508640);
  705.         WREG32(index_reg, 0x30700);
  706.         WREG32(data_reg, 0x8A60BEE8);
  707.         WREG32(index_reg, 0x30701);
  708.         WREG32(data_reg, 0xBF2087A0);
  709.         WREG32(index_reg, 0x30800);
  710.         WREG32(data_reg, 0x8900BF00);
  711.         WREG32(index_reg, 0x30801);
  712.         WREG32(data_reg, 0xBF008900);
  713. }
  714.  
  715. struct rv515_watermark {
  716.         u32        lb_request_fifo_depth;
  717.         fixed20_12 num_line_pair;
  718.         fixed20_12 estimated_width;
  719.         fixed20_12 worst_case_latency;
  720.         fixed20_12 consumption_rate;
  721.         fixed20_12 active_time;
  722.         fixed20_12 dbpp;
  723.         fixed20_12 priority_mark_max;
  724.         fixed20_12 priority_mark;
  725.         fixed20_12 sclk;
  726. };
  727.  
  728. static void rv515_crtc_bandwidth_compute(struct radeon_device *rdev,
  729.                                   struct radeon_crtc *crtc,
  730.                                   struct rv515_watermark *wm)
  731. {
  732.         struct drm_display_mode *mode = &crtc->base.mode;
  733.         fixed20_12 a, b, c;
  734.         fixed20_12 pclk, request_fifo_depth, tolerable_latency, estimated_width;
  735.         fixed20_12 consumption_time, line_time, chunk_time, read_delay_latency;
  736.  
  737.         if (!crtc->base.enabled) {
  738.                 /* FIXME: wouldn't it better to set priority mark to maximum */
  739.                 wm->lb_request_fifo_depth = 4;
  740.                 return;
  741.         }
  742.  
  743.         if (crtc->vsc.full > dfixed_const(2))
  744.                 wm->num_line_pair.full = dfixed_const(2);
  745.         else
  746.                 wm->num_line_pair.full = dfixed_const(1);
  747.  
  748.         b.full = dfixed_const(mode->crtc_hdisplay);
  749.         c.full = dfixed_const(256);
  750.         a.full = dfixed_div(b, c);
  751.         request_fifo_depth.full = dfixed_mul(a, wm->num_line_pair);
  752.         request_fifo_depth.full = dfixed_ceil(request_fifo_depth);
  753.         if (a.full < dfixed_const(4)) {
  754.                 wm->lb_request_fifo_depth = 4;
  755.         } else {
  756.                 wm->lb_request_fifo_depth = dfixed_trunc(request_fifo_depth);
  757.         }
  758.  
  759.         /* Determine consumption rate
  760.          *  pclk = pixel clock period(ns) = 1000 / (mode.clock / 1000)
  761.          *  vtaps = number of vertical taps,
  762.          *  vsc = vertical scaling ratio, defined as source/destination
  763.          *  hsc = horizontal scaling ration, defined as source/destination
  764.          */
  765.         a.full = dfixed_const(mode->clock);
  766.         b.full = dfixed_const(1000);
  767.         a.full = dfixed_div(a, b);
  768.         pclk.full = dfixed_div(b, a);
  769.         if (crtc->rmx_type != RMX_OFF) {
  770.                 b.full = dfixed_const(2);
  771.                 if (crtc->vsc.full > b.full)
  772.                         b.full = crtc->vsc.full;
  773.                 b.full = dfixed_mul(b, crtc->hsc);
  774.                 c.full = dfixed_const(2);
  775.                 b.full = dfixed_div(b, c);
  776.                 consumption_time.full = dfixed_div(pclk, b);
  777.         } else {
  778.                 consumption_time.full = pclk.full;
  779.         }
  780.         a.full = dfixed_const(1);
  781.         wm->consumption_rate.full = dfixed_div(a, consumption_time);
  782.  
  783.  
  784.         /* Determine line time
  785.          *  LineTime = total time for one line of displayhtotal
  786.          *  LineTime = total number of horizontal pixels
  787.          *  pclk = pixel clock period(ns)
  788.          */
  789.         a.full = dfixed_const(crtc->base.mode.crtc_htotal);
  790.         line_time.full = dfixed_mul(a, pclk);
  791.  
  792.         /* Determine active time
  793.          *  ActiveTime = time of active region of display within one line,
  794.          *  hactive = total number of horizontal active pixels
  795.          *  htotal = total number of horizontal pixels
  796.          */
  797.         a.full = dfixed_const(crtc->base.mode.crtc_htotal);
  798.         b.full = dfixed_const(crtc->base.mode.crtc_hdisplay);
  799.         wm->active_time.full = dfixed_mul(line_time, b);
  800.         wm->active_time.full = dfixed_div(wm->active_time, a);
  801.  
  802.         /* Determine chunk time
  803.          * ChunkTime = the time it takes the DCP to send one chunk of data
  804.          * to the LB which consists of pipeline delay and inter chunk gap
  805.          * sclk = system clock(Mhz)
  806.          */
  807.         a.full = dfixed_const(600 * 1000);
  808.         chunk_time.full = dfixed_div(a, rdev->pm.sclk);
  809.         read_delay_latency.full = dfixed_const(1000);
  810.  
  811.         /* Determine the worst case latency
  812.          * NumLinePair = Number of line pairs to request(1=2 lines, 2=4 lines)
  813.          * WorstCaseLatency = worst case time from urgent to when the MC starts
  814.          *                    to return data
  815.          * READ_DELAY_IDLE_MAX = constant of 1us
  816.          * ChunkTime = time it takes the DCP to send one chunk of data to the LB
  817.          *             which consists of pipeline delay and inter chunk gap
  818.          */
  819.         if (dfixed_trunc(wm->num_line_pair) > 1) {
  820.                 a.full = dfixed_const(3);
  821.                 wm->worst_case_latency.full = dfixed_mul(a, chunk_time);
  822.                 wm->worst_case_latency.full += read_delay_latency.full;
  823.         } else {
  824.                 wm->worst_case_latency.full = chunk_time.full + read_delay_latency.full;
  825.         }
  826.  
  827.         /* Determine the tolerable latency
  828.          * TolerableLatency = Any given request has only 1 line time
  829.          *                    for the data to be returned
  830.          * LBRequestFifoDepth = Number of chunk requests the LB can
  831.          *                      put into the request FIFO for a display
  832.          *  LineTime = total time for one line of display
  833.          *  ChunkTime = the time it takes the DCP to send one chunk
  834.          *              of data to the LB which consists of
  835.          *  pipeline delay and inter chunk gap
  836.          */
  837.         if ((2+wm->lb_request_fifo_depth) >= dfixed_trunc(request_fifo_depth)) {
  838.                 tolerable_latency.full = line_time.full;
  839.         } else {
  840.                 tolerable_latency.full = dfixed_const(wm->lb_request_fifo_depth - 2);
  841.                 tolerable_latency.full = request_fifo_depth.full - tolerable_latency.full;
  842.                 tolerable_latency.full = dfixed_mul(tolerable_latency, chunk_time);
  843.                 tolerable_latency.full = line_time.full - tolerable_latency.full;
  844.         }
  845.         /* We assume worst case 32bits (4 bytes) */
  846.         wm->dbpp.full = dfixed_const(2 * 16);
  847.  
  848.         /* Determine the maximum priority mark
  849.          *  width = viewport width in pixels
  850.          */
  851.         a.full = dfixed_const(16);
  852.         wm->priority_mark_max.full = dfixed_const(crtc->base.mode.crtc_hdisplay);
  853.         wm->priority_mark_max.full = dfixed_div(wm->priority_mark_max, a);
  854.         wm->priority_mark_max.full = dfixed_ceil(wm->priority_mark_max);
  855.  
  856.         /* Determine estimated width */
  857.         estimated_width.full = tolerable_latency.full - wm->worst_case_latency.full;
  858.         estimated_width.full = dfixed_div(estimated_width, consumption_time);
  859.         if (dfixed_trunc(estimated_width) > crtc->base.mode.crtc_hdisplay) {
  860.                 wm->priority_mark.full = wm->priority_mark_max.full;
  861.         } else {
  862.                 a.full = dfixed_const(16);
  863.                 wm->priority_mark.full = dfixed_div(estimated_width, a);
  864.                 wm->priority_mark.full = dfixed_ceil(wm->priority_mark);
  865.                 wm->priority_mark.full = wm->priority_mark_max.full - wm->priority_mark.full;
  866.         }
  867. }
  868.  
  869. void rv515_bandwidth_avivo_update(struct radeon_device *rdev)
  870. {
  871.         struct drm_display_mode *mode0 = NULL;
  872.         struct drm_display_mode *mode1 = NULL;
  873.         struct rv515_watermark wm0;
  874.         struct rv515_watermark wm1;
  875.         u32 tmp;
  876.         u32 d1mode_priority_a_cnt = MODE_PRIORITY_OFF;
  877.         u32 d2mode_priority_a_cnt = MODE_PRIORITY_OFF;
  878.         fixed20_12 priority_mark02, priority_mark12, fill_rate;
  879.         fixed20_12 a, b;
  880.  
  881.         if (rdev->mode_info.crtcs[0]->base.enabled)
  882.                 mode0 = &rdev->mode_info.crtcs[0]->base.mode;
  883.         if (rdev->mode_info.crtcs[1]->base.enabled)
  884.                 mode1 = &rdev->mode_info.crtcs[1]->base.mode;
  885.         rs690_line_buffer_adjust(rdev, mode0, mode1);
  886.  
  887.         rv515_crtc_bandwidth_compute(rdev, rdev->mode_info.crtcs[0], &wm0);
  888.         rv515_crtc_bandwidth_compute(rdev, rdev->mode_info.crtcs[1], &wm1);
  889.  
  890.         tmp = wm0.lb_request_fifo_depth;
  891.         tmp |= wm1.lb_request_fifo_depth << 16;
  892.         WREG32(LB_MAX_REQ_OUTSTANDING, tmp);
  893.  
  894.         if (mode0 && mode1) {
  895.                 if (dfixed_trunc(wm0.dbpp) > 64)
  896.                         a.full = dfixed_div(wm0.dbpp, wm0.num_line_pair);
  897.                 else
  898.                         a.full = wm0.num_line_pair.full;
  899.                 if (dfixed_trunc(wm1.dbpp) > 64)
  900.                         b.full = dfixed_div(wm1.dbpp, wm1.num_line_pair);
  901.                 else
  902.                         b.full = wm1.num_line_pair.full;
  903.                 a.full += b.full;
  904.                 fill_rate.full = dfixed_div(wm0.sclk, a);
  905.                 if (wm0.consumption_rate.full > fill_rate.full) {
  906.                         b.full = wm0.consumption_rate.full - fill_rate.full;
  907.                         b.full = dfixed_mul(b, wm0.active_time);
  908.                         a.full = dfixed_const(16);
  909.                         b.full = dfixed_div(b, a);
  910.                         a.full = dfixed_mul(wm0.worst_case_latency,
  911.                                                 wm0.consumption_rate);
  912.                         priority_mark02.full = a.full + b.full;
  913.                 } else {
  914.                         a.full = dfixed_mul(wm0.worst_case_latency,
  915.                                                 wm0.consumption_rate);
  916.                         b.full = dfixed_const(16 * 1000);
  917.                         priority_mark02.full = dfixed_div(a, b);
  918.                 }
  919.                 if (wm1.consumption_rate.full > fill_rate.full) {
  920.                         b.full = wm1.consumption_rate.full - fill_rate.full;
  921.                         b.full = dfixed_mul(b, wm1.active_time);
  922.                         a.full = dfixed_const(16);
  923.                         b.full = dfixed_div(b, a);
  924.                         a.full = dfixed_mul(wm1.worst_case_latency,
  925.                                                 wm1.consumption_rate);
  926.                         priority_mark12.full = a.full + b.full;
  927.                 } else {
  928.                         a.full = dfixed_mul(wm1.worst_case_latency,
  929.                                                 wm1.consumption_rate);
  930.                         b.full = dfixed_const(16 * 1000);
  931.                         priority_mark12.full = dfixed_div(a, b);
  932.                 }
  933.                 if (wm0.priority_mark.full > priority_mark02.full)
  934.                         priority_mark02.full = wm0.priority_mark.full;
  935.                 if (dfixed_trunc(priority_mark02) < 0)
  936.                         priority_mark02.full = 0;
  937.                 if (wm0.priority_mark_max.full > priority_mark02.full)
  938.                         priority_mark02.full = wm0.priority_mark_max.full;
  939.                 if (wm1.priority_mark.full > priority_mark12.full)
  940.                         priority_mark12.full = wm1.priority_mark.full;
  941.                 if (dfixed_trunc(priority_mark12) < 0)
  942.                         priority_mark12.full = 0;
  943.                 if (wm1.priority_mark_max.full > priority_mark12.full)
  944.                         priority_mark12.full = wm1.priority_mark_max.full;
  945.                 d1mode_priority_a_cnt = dfixed_trunc(priority_mark02);
  946.                 d2mode_priority_a_cnt = dfixed_trunc(priority_mark12);
  947.                 if (rdev->disp_priority == 2) {
  948.                         d1mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  949.                         d2mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  950.                 }
  951.         } else if (mode0) {
  952.                 if (dfixed_trunc(wm0.dbpp) > 64)
  953.                         a.full = dfixed_div(wm0.dbpp, wm0.num_line_pair);
  954.                 else
  955.                         a.full = wm0.num_line_pair.full;
  956.                 fill_rate.full = dfixed_div(wm0.sclk, a);
  957.                 if (wm0.consumption_rate.full > fill_rate.full) {
  958.                         b.full = wm0.consumption_rate.full - fill_rate.full;
  959.                         b.full = dfixed_mul(b, wm0.active_time);
  960.                         a.full = dfixed_const(16);
  961.                         b.full = dfixed_div(b, a);
  962.                         a.full = dfixed_mul(wm0.worst_case_latency,
  963.                                                 wm0.consumption_rate);
  964.                         priority_mark02.full = a.full + b.full;
  965.                 } else {
  966.                         a.full = dfixed_mul(wm0.worst_case_latency,
  967.                                                 wm0.consumption_rate);
  968.                         b.full = dfixed_const(16);
  969.                         priority_mark02.full = dfixed_div(a, b);
  970.                 }
  971.                 if (wm0.priority_mark.full > priority_mark02.full)
  972.                         priority_mark02.full = wm0.priority_mark.full;
  973.                 if (dfixed_trunc(priority_mark02) < 0)
  974.                         priority_mark02.full = 0;
  975.                 if (wm0.priority_mark_max.full > priority_mark02.full)
  976.                         priority_mark02.full = wm0.priority_mark_max.full;
  977.                 d1mode_priority_a_cnt = dfixed_trunc(priority_mark02);
  978.                 if (rdev->disp_priority == 2)
  979.                         d1mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  980.         } else if (mode1) {
  981.                 if (dfixed_trunc(wm1.dbpp) > 64)
  982.                         a.full = dfixed_div(wm1.dbpp, wm1.num_line_pair);
  983.                 else
  984.                         a.full = wm1.num_line_pair.full;
  985.                 fill_rate.full = dfixed_div(wm1.sclk, a);
  986.                 if (wm1.consumption_rate.full > fill_rate.full) {
  987.                         b.full = wm1.consumption_rate.full - fill_rate.full;
  988.                         b.full = dfixed_mul(b, wm1.active_time);
  989.                         a.full = dfixed_const(16);
  990.                         b.full = dfixed_div(b, a);
  991.                         a.full = dfixed_mul(wm1.worst_case_latency,
  992.                                                 wm1.consumption_rate);
  993.                         priority_mark12.full = a.full + b.full;
  994.                 } else {
  995.                         a.full = dfixed_mul(wm1.worst_case_latency,
  996.                                                 wm1.consumption_rate);
  997.                         b.full = dfixed_const(16 * 1000);
  998.                         priority_mark12.full = dfixed_div(a, b);
  999.                 }
  1000.                 if (wm1.priority_mark.full > priority_mark12.full)
  1001.                         priority_mark12.full = wm1.priority_mark.full;
  1002.                 if (dfixed_trunc(priority_mark12) < 0)
  1003.                         priority_mark12.full = 0;
  1004.                 if (wm1.priority_mark_max.full > priority_mark12.full)
  1005.                         priority_mark12.full = wm1.priority_mark_max.full;
  1006.                 d2mode_priority_a_cnt = dfixed_trunc(priority_mark12);
  1007.                 if (rdev->disp_priority == 2)
  1008.                         d2mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  1009.         }
  1010.  
  1011.         WREG32(D1MODE_PRIORITY_A_CNT, d1mode_priority_a_cnt);
  1012.         WREG32(D1MODE_PRIORITY_B_CNT, d1mode_priority_a_cnt);
  1013.                 WREG32(D2MODE_PRIORITY_A_CNT, d2mode_priority_a_cnt);
  1014.                 WREG32(D2MODE_PRIORITY_B_CNT, d2mode_priority_a_cnt);
  1015. }
  1016.  
  1017. void rv515_bandwidth_update(struct radeon_device *rdev)
  1018. {
  1019.         uint32_t tmp;
  1020.         struct drm_display_mode *mode0 = NULL;
  1021.         struct drm_display_mode *mode1 = NULL;
  1022.  
  1023.         radeon_update_display_priority(rdev);
  1024.  
  1025.         if (rdev->mode_info.crtcs[0]->base.enabled)
  1026.                 mode0 = &rdev->mode_info.crtcs[0]->base.mode;
  1027.         if (rdev->mode_info.crtcs[1]->base.enabled)
  1028.                 mode1 = &rdev->mode_info.crtcs[1]->base.mode;
  1029.         /*
  1030.          * Set display0/1 priority up in the memory controller for
  1031.          * modes if the user specifies HIGH for displaypriority
  1032.          * option.
  1033.          */
  1034.         if ((rdev->disp_priority == 2) &&
  1035.             (rdev->family == CHIP_RV515)) {
  1036.                 tmp = RREG32_MC(MC_MISC_LAT_TIMER);
  1037.                 tmp &= ~MC_DISP1R_INIT_LAT_MASK;
  1038.                 tmp &= ~MC_DISP0R_INIT_LAT_MASK;
  1039.                 if (mode1)
  1040.                         tmp |= (1 << MC_DISP1R_INIT_LAT_SHIFT);
  1041.                 if (mode0)
  1042.                         tmp |= (1 << MC_DISP0R_INIT_LAT_SHIFT);
  1043.                 WREG32_MC(MC_MISC_LAT_TIMER, tmp);
  1044.         }
  1045.         rv515_bandwidth_avivo_update(rdev);
  1046. }
  1047.