Subversion Repositories Kolibri OS

Rev

Rev 1963 | Rev 2005 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /*
  2.  * Copyright 2008 Advanced Micro Devices, Inc.
  3.  * Copyright 2008 Red Hat Inc.
  4.  * Copyright 2009 Jerome Glisse.
  5.  *
  6.  * Permission is hereby granted, free of charge, to any person obtaining a
  7.  * copy of this software and associated documentation files (the "Software"),
  8.  * to deal in the Software without restriction, including without limitation
  9.  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10.  * and/or sell copies of the Software, and to permit persons to whom the
  11.  * Software is furnished to do so, subject to the following conditions:
  12.  *
  13.  * The above copyright notice and this permission notice shall be included in
  14.  * all copies or substantial portions of the Software.
  15.  *
  16.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17.  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18.  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19.  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20.  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21.  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22.  * OTHER DEALINGS IN THE SOFTWARE.
  23.  *
  24.  * Authors: Dave Airlie
  25.  *          Alex Deucher
  26.  *          Jerome Glisse
  27.  */
  28. #include <linux/seq_file.h>
  29. #include <linux/slab.h>
  30. #include "drmP.h"
  31. #include "rv515d.h"
  32. #include "radeon.h"
  33. #include "radeon_asic.h"
  34. #include "atom.h"
  35. #include "rv515_reg_safe.h"
  36.  
  37. /* This files gather functions specifics to: rv515 */
  38. int rv515_debugfs_pipes_info_init(struct radeon_device *rdev);
  39. int rv515_debugfs_ga_info_init(struct radeon_device *rdev);
  40. void rv515_gpu_init(struct radeon_device *rdev);
  41. int rv515_mc_wait_for_idle(struct radeon_device *rdev);
  42.  
  43. void rv515_debugfs(struct radeon_device *rdev)
  44. {
  45.         if (r100_debugfs_rbbm_init(rdev)) {
  46.                 DRM_ERROR("Failed to register debugfs file for RBBM !\n");
  47.         }
  48.         if (rv515_debugfs_pipes_info_init(rdev)) {
  49.                 DRM_ERROR("Failed to register debugfs file for pipes !\n");
  50.         }
  51.         if (rv515_debugfs_ga_info_init(rdev)) {
  52.                 DRM_ERROR("Failed to register debugfs file for pipes !\n");
  53.         }
  54. }
  55.  
  56. void rv515_ring_start(struct radeon_device *rdev)
  57. {
  58.         int r;
  59.  
  60.         r = radeon_ring_lock(rdev, 64);
  61.         if (r) {
  62.                 return;
  63.         }
  64.         radeon_ring_write(rdev, PACKET0(ISYNC_CNTL, 0));
  65.         radeon_ring_write(rdev,
  66.                           ISYNC_ANY2D_IDLE3D |
  67.                           ISYNC_ANY3D_IDLE2D |
  68.                           ISYNC_WAIT_IDLEGUI |
  69.                           ISYNC_CPSCRATCH_IDLEGUI);
  70.         radeon_ring_write(rdev, PACKET0(WAIT_UNTIL, 0));
  71.         radeon_ring_write(rdev, WAIT_2D_IDLECLEAN | WAIT_3D_IDLECLEAN);
  72.         radeon_ring_write(rdev, PACKET0(R300_DST_PIPE_CONFIG, 0));
  73.         radeon_ring_write(rdev, R300_PIPE_AUTO_CONFIG);
  74.         radeon_ring_write(rdev, PACKET0(GB_SELECT, 0));
  75.         radeon_ring_write(rdev, 0);
  76.         radeon_ring_write(rdev, PACKET0(GB_ENABLE, 0));
  77.         radeon_ring_write(rdev, 0);
  78.         radeon_ring_write(rdev, PACKET0(R500_SU_REG_DEST, 0));
  79.         radeon_ring_write(rdev, (1 << rdev->num_gb_pipes) - 1);
  80.         radeon_ring_write(rdev, PACKET0(VAP_INDEX_OFFSET, 0));
  81.         radeon_ring_write(rdev, 0);
  82.         radeon_ring_write(rdev, PACKET0(RB3D_DSTCACHE_CTLSTAT, 0));
  83.         radeon_ring_write(rdev, RB3D_DC_FLUSH | RB3D_DC_FREE);
  84.         radeon_ring_write(rdev, PACKET0(ZB_ZCACHE_CTLSTAT, 0));
  85.         radeon_ring_write(rdev, ZC_FLUSH | ZC_FREE);
  86.         radeon_ring_write(rdev, PACKET0(WAIT_UNTIL, 0));
  87.         radeon_ring_write(rdev, WAIT_2D_IDLECLEAN | WAIT_3D_IDLECLEAN);
  88.         radeon_ring_write(rdev, PACKET0(GB_AA_CONFIG, 0));
  89.         radeon_ring_write(rdev, 0);
  90.         radeon_ring_write(rdev, PACKET0(RB3D_DSTCACHE_CTLSTAT, 0));
  91.         radeon_ring_write(rdev, RB3D_DC_FLUSH | RB3D_DC_FREE);
  92.         radeon_ring_write(rdev, PACKET0(ZB_ZCACHE_CTLSTAT, 0));
  93.         radeon_ring_write(rdev, ZC_FLUSH | ZC_FREE);
  94.         radeon_ring_write(rdev, PACKET0(GB_MSPOS0, 0));
  95.         radeon_ring_write(rdev,
  96.                           ((6 << MS_X0_SHIFT) |
  97.                            (6 << MS_Y0_SHIFT) |
  98.                            (6 << MS_X1_SHIFT) |
  99.                            (6 << MS_Y1_SHIFT) |
  100.                            (6 << MS_X2_SHIFT) |
  101.                            (6 << MS_Y2_SHIFT) |
  102.                            (6 << MSBD0_Y_SHIFT) |
  103.                            (6 << MSBD0_X_SHIFT)));
  104.         radeon_ring_write(rdev, PACKET0(GB_MSPOS1, 0));
  105.         radeon_ring_write(rdev,
  106.                           ((6 << MS_X3_SHIFT) |
  107.                            (6 << MS_Y3_SHIFT) |
  108.                            (6 << MS_X4_SHIFT) |
  109.                            (6 << MS_Y4_SHIFT) |
  110.                            (6 << MS_X5_SHIFT) |
  111.                            (6 << MS_Y5_SHIFT) |
  112.                            (6 << MSBD1_SHIFT)));
  113.         radeon_ring_write(rdev, PACKET0(GA_ENHANCE, 0));
  114.         radeon_ring_write(rdev, GA_DEADLOCK_CNTL | GA_FASTSYNC_CNTL);
  115.         radeon_ring_write(rdev, PACKET0(GA_POLY_MODE, 0));
  116.         radeon_ring_write(rdev, FRONT_PTYPE_TRIANGE | BACK_PTYPE_TRIANGE);
  117.         radeon_ring_write(rdev, PACKET0(GA_ROUND_MODE, 0));
  118.         radeon_ring_write(rdev, GEOMETRY_ROUND_NEAREST | COLOR_ROUND_NEAREST);
  119.         radeon_ring_write(rdev, PACKET0(0x20C8, 0));
  120.         radeon_ring_write(rdev, 0);
  121.         radeon_ring_unlock_commit(rdev);
  122. }
  123.  
  124. int rv515_mc_wait_for_idle(struct radeon_device *rdev)
  125. {
  126.         unsigned i;
  127.         uint32_t tmp;
  128.  
  129.         for (i = 0; i < rdev->usec_timeout; i++) {
  130.                 /* read MC_STATUS */
  131.                 tmp = RREG32_MC(MC_STATUS);
  132.                 if (tmp & MC_STATUS_IDLE) {
  133.                         return 0;
  134.                 }
  135.                 DRM_UDELAY(1);
  136.         }
  137.         return -1;
  138. }
  139.  
  140. void rv515_vga_render_disable(struct radeon_device *rdev)
  141. {
  142.         WREG32(R_000300_VGA_RENDER_CONTROL,
  143.                 RREG32(R_000300_VGA_RENDER_CONTROL) & C_000300_VGA_VSTATUS_CNTL);
  144. }
  145.  
  146. void rv515_gpu_init(struct radeon_device *rdev)
  147. {
  148.         unsigned pipe_select_current, gb_pipe_select, tmp;
  149.  
  150.         if (r100_gui_wait_for_idle(rdev)) {
  151.                 printk(KERN_WARNING "Failed to wait GUI idle while "
  152.                        "reseting GPU. Bad things might happen.\n");
  153.         }
  154.         rv515_vga_render_disable(rdev);
  155.         r420_pipes_init(rdev);
  156.         gb_pipe_select = RREG32(R400_GB_PIPE_SELECT);
  157.         tmp = RREG32(R300_DST_PIPE_CONFIG);
  158.         pipe_select_current = (tmp >> 2) & 3;
  159.         tmp = (1 << pipe_select_current) |
  160.               (((gb_pipe_select >> 8) & 0xF) << 4);
  161.         WREG32_PLL(0x000D, tmp);
  162.         if (r100_gui_wait_for_idle(rdev)) {
  163.                 printk(KERN_WARNING "Failed to wait GUI idle while "
  164.                        "reseting GPU. Bad things might happen.\n");
  165.         }
  166.         if (rv515_mc_wait_for_idle(rdev)) {
  167.                 printk(KERN_WARNING "Failed to wait MC idle while "
  168.                        "programming pipes. Bad things might happen.\n");
  169.         }
  170. }
  171.  
  172. static void rv515_vram_get_type(struct radeon_device *rdev)
  173. {
  174.         uint32_t tmp;
  175.  
  176.         rdev->mc.vram_width = 128;
  177.         rdev->mc.vram_is_ddr = true;
  178.         tmp = RREG32_MC(RV515_MC_CNTL) & MEM_NUM_CHANNELS_MASK;
  179.         switch (tmp) {
  180.         case 0:
  181.                 rdev->mc.vram_width = 64;
  182.                 break;
  183.         case 1:
  184.                 rdev->mc.vram_width = 128;
  185.                 break;
  186.         default:
  187.                 rdev->mc.vram_width = 128;
  188.                 break;
  189.         }
  190. }
  191.  
  192. void rv515_mc_init(struct radeon_device *rdev)
  193. {
  194.  
  195.         rv515_vram_get_type(rdev);
  196.         r100_vram_init_sizes(rdev);
  197.         radeon_vram_location(rdev, &rdev->mc, 0);
  198.         rdev->mc.gtt_base_align = 0;
  199.         if (!(rdev->flags & RADEON_IS_AGP))
  200.                 radeon_gtt_location(rdev, &rdev->mc);
  201.         radeon_update_bandwidth_info(rdev);
  202. }
  203.  
  204. uint32_t rv515_mc_rreg(struct radeon_device *rdev, uint32_t reg)
  205. {
  206.         uint32_t r;
  207.  
  208.         WREG32(MC_IND_INDEX, 0x7f0000 | (reg & 0xffff));
  209.         r = RREG32(MC_IND_DATA);
  210.         WREG32(MC_IND_INDEX, 0);
  211.         return r;
  212. }
  213.  
  214. void rv515_mc_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
  215. {
  216.         WREG32(MC_IND_INDEX, 0xff0000 | ((reg) & 0xffff));
  217.         WREG32(MC_IND_DATA, (v));
  218.         WREG32(MC_IND_INDEX, 0);
  219. }
  220.  
  221. #if defined(CONFIG_DEBUG_FS)
  222. static int rv515_debugfs_pipes_info(struct seq_file *m, void *data)
  223. {
  224.         struct drm_info_node *node = (struct drm_info_node *) m->private;
  225.         struct drm_device *dev = node->minor->dev;
  226.         struct radeon_device *rdev = dev->dev_private;
  227.         uint32_t tmp;
  228.  
  229.         tmp = RREG32(GB_PIPE_SELECT);
  230.         seq_printf(m, "GB_PIPE_SELECT 0x%08x\n", tmp);
  231.         tmp = RREG32(SU_REG_DEST);
  232.         seq_printf(m, "SU_REG_DEST 0x%08x\n", tmp);
  233.         tmp = RREG32(GB_TILE_CONFIG);
  234.         seq_printf(m, "GB_TILE_CONFIG 0x%08x\n", tmp);
  235.         tmp = RREG32(DST_PIPE_CONFIG);
  236.         seq_printf(m, "DST_PIPE_CONFIG 0x%08x\n", tmp);
  237.         return 0;
  238. }
  239.  
  240. static int rv515_debugfs_ga_info(struct seq_file *m, void *data)
  241. {
  242.         struct drm_info_node *node = (struct drm_info_node *) m->private;
  243.         struct drm_device *dev = node->minor->dev;
  244.         struct radeon_device *rdev = dev->dev_private;
  245.         uint32_t tmp;
  246.  
  247.         tmp = RREG32(0x2140);
  248.         seq_printf(m, "VAP_CNTL_STATUS 0x%08x\n", tmp);
  249.         radeon_asic_reset(rdev);
  250.         tmp = RREG32(0x425C);
  251.         seq_printf(m, "GA_IDLE 0x%08x\n", tmp);
  252.         return 0;
  253. }
  254.  
  255. static struct drm_info_list rv515_pipes_info_list[] = {
  256.         {"rv515_pipes_info", rv515_debugfs_pipes_info, 0, NULL},
  257. };
  258.  
  259. static struct drm_info_list rv515_ga_info_list[] = {
  260.         {"rv515_ga_info", rv515_debugfs_ga_info, 0, NULL},
  261. };
  262. #endif
  263.  
  264. int rv515_debugfs_pipes_info_init(struct radeon_device *rdev)
  265. {
  266. #if defined(CONFIG_DEBUG_FS)
  267.         return radeon_debugfs_add_files(rdev, rv515_pipes_info_list, 1);
  268. #else
  269.         return 0;
  270. #endif
  271. }
  272.  
  273. int rv515_debugfs_ga_info_init(struct radeon_device *rdev)
  274. {
  275. #if defined(CONFIG_DEBUG_FS)
  276.         return radeon_debugfs_add_files(rdev, rv515_ga_info_list, 1);
  277. #else
  278.         return 0;
  279. #endif
  280. }
  281.  
  282. void rv515_mc_stop(struct radeon_device *rdev, struct rv515_mc_save *save)
  283. {
  284.         save->d1vga_control = RREG32(R_000330_D1VGA_CONTROL);
  285.         save->d2vga_control = RREG32(R_000338_D2VGA_CONTROL);
  286.         save->vga_render_control = RREG32(R_000300_VGA_RENDER_CONTROL);
  287.         save->vga_hdp_control = RREG32(R_000328_VGA_HDP_CONTROL);
  288.         save->d1crtc_control = RREG32(R_006080_D1CRTC_CONTROL);
  289.         save->d2crtc_control = RREG32(R_006880_D2CRTC_CONTROL);
  290.  
  291.         /* Stop all video */
  292.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 0);
  293.         WREG32(R_000300_VGA_RENDER_CONTROL, 0);
  294.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 1);
  295.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 1);
  296.         WREG32(R_006080_D1CRTC_CONTROL, 0);
  297.         WREG32(R_006880_D2CRTC_CONTROL, 0);
  298.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 0);
  299.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 0);
  300.         WREG32(R_000330_D1VGA_CONTROL, 0);
  301.         WREG32(R_000338_D2VGA_CONTROL, 0);
  302. }
  303.  
  304. void rv515_mc_resume(struct radeon_device *rdev, struct rv515_mc_save *save)
  305. {
  306.         WREG32(R_006110_D1GRPH_PRIMARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  307.         WREG32(R_006118_D1GRPH_SECONDARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  308.         WREG32(R_006910_D2GRPH_PRIMARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  309.         WREG32(R_006918_D2GRPH_SECONDARY_SURFACE_ADDRESS, rdev->mc.vram_start);
  310.         WREG32(R_000310_VGA_MEMORY_BASE_ADDRESS, rdev->mc.vram_start);
  311.         /* Unlock host access */
  312.         WREG32(R_000328_VGA_HDP_CONTROL, save->vga_hdp_control);
  313.         mdelay(1);
  314.         /* Restore video state */
  315.         WREG32(R_000330_D1VGA_CONTROL, save->d1vga_control);
  316.         WREG32(R_000338_D2VGA_CONTROL, save->d2vga_control);
  317.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 1);
  318.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 1);
  319.         WREG32(R_006080_D1CRTC_CONTROL, save->d1crtc_control);
  320.         WREG32(R_006880_D2CRTC_CONTROL, save->d2crtc_control);
  321.         WREG32(R_0060E8_D1CRTC_UPDATE_LOCK, 0);
  322.         WREG32(R_0068E8_D2CRTC_UPDATE_LOCK, 0);
  323.         WREG32(R_000300_VGA_RENDER_CONTROL, save->vga_render_control);
  324. }
  325.  
  326. void rv515_mc_program(struct radeon_device *rdev)
  327. {
  328.         struct rv515_mc_save save;
  329.  
  330.         /* Stops all mc clients */
  331.         rv515_mc_stop(rdev, &save);
  332.  
  333.         /* Wait for mc idle */
  334.         if (rv515_mc_wait_for_idle(rdev))
  335.                 dev_warn(rdev->dev, "Wait MC idle timeout before updating MC.\n");
  336.         /* Write VRAM size in case we are limiting it */
  337.         WREG32(R_0000F8_CONFIG_MEMSIZE, rdev->mc.real_vram_size);
  338.         /* Program MC, should be a 32bits limited address space */
  339.         WREG32_MC(R_000001_MC_FB_LOCATION,
  340.                         S_000001_MC_FB_START(rdev->mc.vram_start >> 16) |
  341.                         S_000001_MC_FB_TOP(rdev->mc.vram_end >> 16));
  342.         WREG32(R_000134_HDP_FB_LOCATION,
  343.                 S_000134_HDP_FB_START(rdev->mc.vram_start >> 16));
  344.         if (rdev->flags & RADEON_IS_AGP) {
  345.                 WREG32_MC(R_000002_MC_AGP_LOCATION,
  346.                         S_000002_MC_AGP_START(rdev->mc.gtt_start >> 16) |
  347.                         S_000002_MC_AGP_TOP(rdev->mc.gtt_end >> 16));
  348.                 WREG32_MC(R_000003_MC_AGP_BASE, lower_32_bits(rdev->mc.agp_base));
  349.                 WREG32_MC(R_000004_MC_AGP_BASE_2,
  350.                         S_000004_AGP_BASE_ADDR_2(upper_32_bits(rdev->mc.agp_base)));
  351.         } else {
  352.                 WREG32_MC(R_000002_MC_AGP_LOCATION, 0xFFFFFFFF);
  353.                 WREG32_MC(R_000003_MC_AGP_BASE, 0);
  354.                 WREG32_MC(R_000004_MC_AGP_BASE_2, 0);
  355.         }
  356.  
  357.         rv515_mc_resume(rdev, &save);
  358. }
  359.  
  360. void rv515_clock_startup(struct radeon_device *rdev)
  361. {
  362.         if (radeon_dynclks != -1 && radeon_dynclks)
  363.                 radeon_atom_set_clock_gating(rdev, 1);
  364.         /* We need to force on some of the block */
  365.         WREG32_PLL(R_00000F_CP_DYN_CNTL,
  366.                 RREG32_PLL(R_00000F_CP_DYN_CNTL) | S_00000F_CP_FORCEON(1));
  367.         WREG32_PLL(R_000011_E2_DYN_CNTL,
  368.                 RREG32_PLL(R_000011_E2_DYN_CNTL) | S_000011_E2_FORCEON(1));
  369.         WREG32_PLL(R_000013_IDCT_DYN_CNTL,
  370.                 RREG32_PLL(R_000013_IDCT_DYN_CNTL) | S_000013_IDCT_FORCEON(1));
  371. }
  372.  
  373. static int rv515_startup(struct radeon_device *rdev)
  374. {
  375.         int r;
  376.  
  377.         rv515_mc_program(rdev);
  378.         /* Resume clock */
  379.         rv515_clock_startup(rdev);
  380.         /* Initialize GPU configuration (# pipes, ...) */
  381.         rv515_gpu_init(rdev);
  382.         /* Initialize GART (initialize after TTM so we can allocate
  383.          * memory through TTM but finalize after TTM) */
  384.         if (rdev->flags & RADEON_IS_PCIE) {
  385.                 r = rv370_pcie_gart_enable(rdev);
  386.                 if (r)
  387.                         return r;
  388.         }
  389.         /* Enable IRQ */
  390. //      rs600_irq_set(rdev);
  391.         rdev->config.r300.hdp_cntl = RREG32(RADEON_HOST_PATH_CNTL);
  392.         /* 1M ring buffer */
  393.         r = r100_cp_init(rdev, 1024 * 1024);
  394.         if (r) {
  395.                 dev_err(rdev->dev, "failed initializing CP (%d).\n", r);
  396.                 return r;
  397.         }
  398. //      r = r100_ib_init(rdev);
  399. //      if (r) {
  400. //              dev_err(rdev->dev, "failled initializing IB (%d).\n", r);
  401. //              return r;
  402. //      }
  403.         return 0;
  404. }
  405.  
  406.  
  407. void rv515_set_safe_registers(struct radeon_device *rdev)
  408. {
  409.         rdev->config.r300.reg_safe_bm = rv515_reg_safe_bm;
  410.         rdev->config.r300.reg_safe_bm_size = ARRAY_SIZE(rv515_reg_safe_bm);
  411. }
  412.  
  413. int rv515_init(struct radeon_device *rdev)
  414. {
  415.         int r;
  416.  
  417.         /* Initialize scratch registers */
  418.         radeon_scratch_init(rdev);
  419.         /* Initialize surface registers */
  420.         radeon_surface_init(rdev);
  421.         /* TODO: disable VGA need to use VGA request */
  422.         /* restore some register to sane defaults */
  423.         r100_restore_sanity(rdev);
  424.         /* BIOS*/
  425.         if (!radeon_get_bios(rdev)) {
  426.                 if (ASIC_IS_AVIVO(rdev))
  427.                         return -EINVAL;
  428.         }
  429.         if (rdev->is_atom_bios) {
  430.                 r = radeon_atombios_init(rdev);
  431.                 if (r)
  432.                         return r;
  433.         } else {
  434.                 dev_err(rdev->dev, "Expecting atombios for RV515 GPU\n");
  435.                 return -EINVAL;
  436.         }
  437.         /* Reset gpu before posting otherwise ATOM will enter infinite loop */
  438.         if (radeon_asic_reset(rdev)) {
  439.                 dev_warn(rdev->dev,
  440.                         "GPU reset failed ! (0xE40=0x%08X, 0x7C0=0x%08X)\n",
  441.                         RREG32(R_000E40_RBBM_STATUS),
  442.                         RREG32(R_0007C0_CP_STAT));
  443.         }
  444.         /* check if cards are posted or not */
  445.         if (radeon_boot_test_post_card(rdev) == false)
  446.                 return -EINVAL;
  447.         /* Initialize clocks */
  448.         radeon_get_clock_info(rdev->ddev);
  449.         /* initialize AGP */
  450.         if (rdev->flags & RADEON_IS_AGP) {
  451.                 r = radeon_agp_init(rdev);
  452.                 if (r) {
  453.                         radeon_agp_disable(rdev);
  454.                 }
  455.         }
  456.         /* initialize memory controller */
  457.         rv515_mc_init(rdev);
  458.         rv515_debugfs(rdev);
  459.         /* Fence driver */
  460. //   r = radeon_fence_driver_init(rdev);
  461. //   if (r)
  462. //       return r;
  463. //      r = radeon_irq_kms_init(rdev);
  464. //      if (r)
  465. //              return r;
  466.         /* Memory manager */
  467.         r = radeon_bo_init(rdev);
  468.         if (r)
  469.                 return r;
  470.         r = rv370_pcie_gart_init(rdev);
  471.         if (r)
  472.                 return r;
  473.         rv515_set_safe_registers(rdev);
  474.         rdev->accel_working = true;
  475.         r = rv515_startup(rdev);
  476.         if (r) {
  477.                 /* Somethings want wront with the accel init stop accel */
  478.                 dev_err(rdev->dev, "Disabling GPU acceleration\n");
  479. //              r100_cp_fini(rdev);
  480. //              r100_wb_fini(rdev);
  481. //              r100_ib_fini(rdev);
  482.                 rv370_pcie_gart_fini(rdev);
  483. //              radeon_agp_fini(rdev);
  484.                 rdev->accel_working = false;
  485.         }
  486.         return 0;
  487. }
  488.  
  489. void atom_rv515_force_tv_scaler(struct radeon_device *rdev, struct radeon_crtc *crtc)
  490. {
  491.         int index_reg = 0x6578 + crtc->crtc_offset;
  492.         int data_reg = 0x657c + crtc->crtc_offset;
  493.  
  494.         WREG32(0x659C + crtc->crtc_offset, 0x0);
  495.         WREG32(0x6594 + crtc->crtc_offset, 0x705);
  496.         WREG32(0x65A4 + crtc->crtc_offset, 0x10001);
  497.         WREG32(0x65D8 + crtc->crtc_offset, 0x0);
  498.         WREG32(0x65B0 + crtc->crtc_offset, 0x0);
  499.         WREG32(0x65C0 + crtc->crtc_offset, 0x0);
  500.         WREG32(0x65D4 + crtc->crtc_offset, 0x0);
  501.         WREG32(index_reg, 0x0);
  502.         WREG32(data_reg, 0x841880A8);
  503.         WREG32(index_reg, 0x1);
  504.         WREG32(data_reg, 0x84208680);
  505.         WREG32(index_reg, 0x2);
  506.         WREG32(data_reg, 0xBFF880B0);
  507.         WREG32(index_reg, 0x100);
  508.         WREG32(data_reg, 0x83D88088);
  509.         WREG32(index_reg, 0x101);
  510.         WREG32(data_reg, 0x84608680);
  511.         WREG32(index_reg, 0x102);
  512.         WREG32(data_reg, 0xBFF080D0);
  513.         WREG32(index_reg, 0x200);
  514.         WREG32(data_reg, 0x83988068);
  515.         WREG32(index_reg, 0x201);
  516.         WREG32(data_reg, 0x84A08680);
  517.         WREG32(index_reg, 0x202);
  518.         WREG32(data_reg, 0xBFF080F8);
  519.         WREG32(index_reg, 0x300);
  520.         WREG32(data_reg, 0x83588058);
  521.         WREG32(index_reg, 0x301);
  522.         WREG32(data_reg, 0x84E08660);
  523.         WREG32(index_reg, 0x302);
  524.         WREG32(data_reg, 0xBFF88120);
  525.         WREG32(index_reg, 0x400);
  526.         WREG32(data_reg, 0x83188040);
  527.         WREG32(index_reg, 0x401);
  528.         WREG32(data_reg, 0x85008660);
  529.         WREG32(index_reg, 0x402);
  530.         WREG32(data_reg, 0xBFF88150);
  531.         WREG32(index_reg, 0x500);
  532.         WREG32(data_reg, 0x82D88030);
  533.         WREG32(index_reg, 0x501);
  534.         WREG32(data_reg, 0x85408640);
  535.         WREG32(index_reg, 0x502);
  536.         WREG32(data_reg, 0xBFF88180);
  537.         WREG32(index_reg, 0x600);
  538.         WREG32(data_reg, 0x82A08018);
  539.         WREG32(index_reg, 0x601);
  540.         WREG32(data_reg, 0x85808620);
  541.         WREG32(index_reg, 0x602);
  542.         WREG32(data_reg, 0xBFF081B8);
  543.         WREG32(index_reg, 0x700);
  544.         WREG32(data_reg, 0x82608010);
  545.         WREG32(index_reg, 0x701);
  546.         WREG32(data_reg, 0x85A08600);
  547.         WREG32(index_reg, 0x702);
  548.         WREG32(data_reg, 0x800081F0);
  549.         WREG32(index_reg, 0x800);
  550.         WREG32(data_reg, 0x8228BFF8);
  551.         WREG32(index_reg, 0x801);
  552.         WREG32(data_reg, 0x85E085E0);
  553.         WREG32(index_reg, 0x802);
  554.         WREG32(data_reg, 0xBFF88228);
  555.         WREG32(index_reg, 0x10000);
  556.         WREG32(data_reg, 0x82A8BF00);
  557.         WREG32(index_reg, 0x10001);
  558.         WREG32(data_reg, 0x82A08CC0);
  559.         WREG32(index_reg, 0x10002);
  560.         WREG32(data_reg, 0x8008BEF8);
  561.         WREG32(index_reg, 0x10100);
  562.         WREG32(data_reg, 0x81F0BF28);
  563.         WREG32(index_reg, 0x10101);
  564.         WREG32(data_reg, 0x83608CA0);
  565.         WREG32(index_reg, 0x10102);
  566.         WREG32(data_reg, 0x8018BED0);
  567.         WREG32(index_reg, 0x10200);
  568.         WREG32(data_reg, 0x8148BF38);
  569.         WREG32(index_reg, 0x10201);
  570.         WREG32(data_reg, 0x84408C80);
  571.         WREG32(index_reg, 0x10202);
  572.         WREG32(data_reg, 0x8008BEB8);
  573.         WREG32(index_reg, 0x10300);
  574.         WREG32(data_reg, 0x80B0BF78);
  575.         WREG32(index_reg, 0x10301);
  576.         WREG32(data_reg, 0x85008C20);
  577.         WREG32(index_reg, 0x10302);
  578.         WREG32(data_reg, 0x8020BEA0);
  579.         WREG32(index_reg, 0x10400);
  580.         WREG32(data_reg, 0x8028BF90);
  581.         WREG32(index_reg, 0x10401);
  582.         WREG32(data_reg, 0x85E08BC0);
  583.         WREG32(index_reg, 0x10402);
  584.         WREG32(data_reg, 0x8018BE90);
  585.         WREG32(index_reg, 0x10500);
  586.         WREG32(data_reg, 0xBFB8BFB0);
  587.         WREG32(index_reg, 0x10501);
  588.         WREG32(data_reg, 0x86C08B40);
  589.         WREG32(index_reg, 0x10502);
  590.         WREG32(data_reg, 0x8010BE90);
  591.         WREG32(index_reg, 0x10600);
  592.         WREG32(data_reg, 0xBF58BFC8);
  593.         WREG32(index_reg, 0x10601);
  594.         WREG32(data_reg, 0x87A08AA0);
  595.         WREG32(index_reg, 0x10602);
  596.         WREG32(data_reg, 0x8010BE98);
  597.         WREG32(index_reg, 0x10700);
  598.         WREG32(data_reg, 0xBF10BFF0);
  599.         WREG32(index_reg, 0x10701);
  600.         WREG32(data_reg, 0x886089E0);
  601.         WREG32(index_reg, 0x10702);
  602.         WREG32(data_reg, 0x8018BEB0);
  603.         WREG32(index_reg, 0x10800);
  604.         WREG32(data_reg, 0xBED8BFE8);
  605.         WREG32(index_reg, 0x10801);
  606.         WREG32(data_reg, 0x89408940);
  607.         WREG32(index_reg, 0x10802);
  608.         WREG32(data_reg, 0xBFE8BED8);
  609.         WREG32(index_reg, 0x20000);
  610.         WREG32(data_reg, 0x80008000);
  611.         WREG32(index_reg, 0x20001);
  612.         WREG32(data_reg, 0x90008000);
  613.         WREG32(index_reg, 0x20002);
  614.         WREG32(data_reg, 0x80008000);
  615.         WREG32(index_reg, 0x20003);
  616.         WREG32(data_reg, 0x80008000);
  617.         WREG32(index_reg, 0x20100);
  618.         WREG32(data_reg, 0x80108000);
  619.         WREG32(index_reg, 0x20101);
  620.         WREG32(data_reg, 0x8FE0BF70);
  621.         WREG32(index_reg, 0x20102);
  622.         WREG32(data_reg, 0xBFE880C0);
  623.         WREG32(index_reg, 0x20103);
  624.         WREG32(data_reg, 0x80008000);
  625.         WREG32(index_reg, 0x20200);
  626.         WREG32(data_reg, 0x8018BFF8);
  627.         WREG32(index_reg, 0x20201);
  628.         WREG32(data_reg, 0x8F80BF08);
  629.         WREG32(index_reg, 0x20202);
  630.         WREG32(data_reg, 0xBFD081A0);
  631.         WREG32(index_reg, 0x20203);
  632.         WREG32(data_reg, 0xBFF88000);
  633.         WREG32(index_reg, 0x20300);
  634.         WREG32(data_reg, 0x80188000);
  635.         WREG32(index_reg, 0x20301);
  636.         WREG32(data_reg, 0x8EE0BEC0);
  637.         WREG32(index_reg, 0x20302);
  638.         WREG32(data_reg, 0xBFB082A0);
  639.         WREG32(index_reg, 0x20303);
  640.         WREG32(data_reg, 0x80008000);
  641.         WREG32(index_reg, 0x20400);
  642.         WREG32(data_reg, 0x80188000);
  643.         WREG32(index_reg, 0x20401);
  644.         WREG32(data_reg, 0x8E00BEA0);
  645.         WREG32(index_reg, 0x20402);
  646.         WREG32(data_reg, 0xBF8883C0);
  647.         WREG32(index_reg, 0x20403);
  648.         WREG32(data_reg, 0x80008000);
  649.         WREG32(index_reg, 0x20500);
  650.         WREG32(data_reg, 0x80188000);
  651.         WREG32(index_reg, 0x20501);
  652.         WREG32(data_reg, 0x8D00BE90);
  653.         WREG32(index_reg, 0x20502);
  654.         WREG32(data_reg, 0xBF588500);
  655.         WREG32(index_reg, 0x20503);
  656.         WREG32(data_reg, 0x80008008);
  657.         WREG32(index_reg, 0x20600);
  658.         WREG32(data_reg, 0x80188000);
  659.         WREG32(index_reg, 0x20601);
  660.         WREG32(data_reg, 0x8BC0BE98);
  661.         WREG32(index_reg, 0x20602);
  662.         WREG32(data_reg, 0xBF308660);
  663.         WREG32(index_reg, 0x20603);
  664.         WREG32(data_reg, 0x80008008);
  665.         WREG32(index_reg, 0x20700);
  666.         WREG32(data_reg, 0x80108000);
  667.         WREG32(index_reg, 0x20701);
  668.         WREG32(data_reg, 0x8A80BEB0);
  669.         WREG32(index_reg, 0x20702);
  670.         WREG32(data_reg, 0xBF0087C0);
  671.         WREG32(index_reg, 0x20703);
  672.         WREG32(data_reg, 0x80008008);
  673.         WREG32(index_reg, 0x20800);
  674.         WREG32(data_reg, 0x80108000);
  675.         WREG32(index_reg, 0x20801);
  676.         WREG32(data_reg, 0x8920BED0);
  677.         WREG32(index_reg, 0x20802);
  678.         WREG32(data_reg, 0xBED08920);
  679.         WREG32(index_reg, 0x20803);
  680.         WREG32(data_reg, 0x80008010);
  681.         WREG32(index_reg, 0x30000);
  682.         WREG32(data_reg, 0x90008000);
  683.         WREG32(index_reg, 0x30001);
  684.         WREG32(data_reg, 0x80008000);
  685.         WREG32(index_reg, 0x30100);
  686.         WREG32(data_reg, 0x8FE0BF90);
  687.         WREG32(index_reg, 0x30101);
  688.         WREG32(data_reg, 0xBFF880A0);
  689.         WREG32(index_reg, 0x30200);
  690.         WREG32(data_reg, 0x8F60BF40);
  691.         WREG32(index_reg, 0x30201);
  692.         WREG32(data_reg, 0xBFE88180);
  693.         WREG32(index_reg, 0x30300);
  694.         WREG32(data_reg, 0x8EC0BF00);
  695.         WREG32(index_reg, 0x30301);
  696.         WREG32(data_reg, 0xBFC88280);
  697.         WREG32(index_reg, 0x30400);
  698.         WREG32(data_reg, 0x8DE0BEE0);
  699.         WREG32(index_reg, 0x30401);
  700.         WREG32(data_reg, 0xBFA083A0);
  701.         WREG32(index_reg, 0x30500);
  702.         WREG32(data_reg, 0x8CE0BED0);
  703.         WREG32(index_reg, 0x30501);
  704.         WREG32(data_reg, 0xBF7884E0);
  705.         WREG32(index_reg, 0x30600);
  706.         WREG32(data_reg, 0x8BA0BED8);
  707.         WREG32(index_reg, 0x30601);
  708.         WREG32(data_reg, 0xBF508640);
  709.         WREG32(index_reg, 0x30700);
  710.         WREG32(data_reg, 0x8A60BEE8);
  711.         WREG32(index_reg, 0x30701);
  712.         WREG32(data_reg, 0xBF2087A0);
  713.         WREG32(index_reg, 0x30800);
  714.         WREG32(data_reg, 0x8900BF00);
  715.         WREG32(index_reg, 0x30801);
  716.         WREG32(data_reg, 0xBF008900);
  717. }
  718.  
  719. struct rv515_watermark {
  720.         u32        lb_request_fifo_depth;
  721.         fixed20_12 num_line_pair;
  722.         fixed20_12 estimated_width;
  723.         fixed20_12 worst_case_latency;
  724.         fixed20_12 consumption_rate;
  725.         fixed20_12 active_time;
  726.         fixed20_12 dbpp;
  727.         fixed20_12 priority_mark_max;
  728.         fixed20_12 priority_mark;
  729.         fixed20_12 sclk;
  730. };
  731.  
  732. void rv515_crtc_bandwidth_compute(struct radeon_device *rdev,
  733.                                   struct radeon_crtc *crtc,
  734.                                   struct rv515_watermark *wm)
  735. {
  736.         struct drm_display_mode *mode = &crtc->base.mode;
  737.         fixed20_12 a, b, c;
  738.         fixed20_12 pclk, request_fifo_depth, tolerable_latency, estimated_width;
  739.         fixed20_12 consumption_time, line_time, chunk_time, read_delay_latency;
  740.  
  741.         if (!crtc->base.enabled) {
  742.                 /* FIXME: wouldn't it better to set priority mark to maximum */
  743.                 wm->lb_request_fifo_depth = 4;
  744.                 return;
  745.         }
  746.  
  747.         if (crtc->vsc.full > dfixed_const(2))
  748.                 wm->num_line_pair.full = dfixed_const(2);
  749.         else
  750.                 wm->num_line_pair.full = dfixed_const(1);
  751.  
  752.         b.full = dfixed_const(mode->crtc_hdisplay);
  753.         c.full = dfixed_const(256);
  754.         a.full = dfixed_div(b, c);
  755.         request_fifo_depth.full = dfixed_mul(a, wm->num_line_pair);
  756.         request_fifo_depth.full = dfixed_ceil(request_fifo_depth);
  757.         if (a.full < dfixed_const(4)) {
  758.                 wm->lb_request_fifo_depth = 4;
  759.         } else {
  760.                 wm->lb_request_fifo_depth = dfixed_trunc(request_fifo_depth);
  761.         }
  762.  
  763.         /* Determine consumption rate
  764.          *  pclk = pixel clock period(ns) = 1000 / (mode.clock / 1000)
  765.          *  vtaps = number of vertical taps,
  766.          *  vsc = vertical scaling ratio, defined as source/destination
  767.          *  hsc = horizontal scaling ration, defined as source/destination
  768.          */
  769.         a.full = dfixed_const(mode->clock);
  770.         b.full = dfixed_const(1000);
  771.         a.full = dfixed_div(a, b);
  772.         pclk.full = dfixed_div(b, a);
  773.         if (crtc->rmx_type != RMX_OFF) {
  774.                 b.full = dfixed_const(2);
  775.                 if (crtc->vsc.full > b.full)
  776.                         b.full = crtc->vsc.full;
  777.                 b.full = dfixed_mul(b, crtc->hsc);
  778.                 c.full = dfixed_const(2);
  779.                 b.full = dfixed_div(b, c);
  780.                 consumption_time.full = dfixed_div(pclk, b);
  781.         } else {
  782.                 consumption_time.full = pclk.full;
  783.         }
  784.         a.full = dfixed_const(1);
  785.         wm->consumption_rate.full = dfixed_div(a, consumption_time);
  786.  
  787.  
  788.         /* Determine line time
  789.          *  LineTime = total time for one line of displayhtotal
  790.          *  LineTime = total number of horizontal pixels
  791.          *  pclk = pixel clock period(ns)
  792.          */
  793.         a.full = dfixed_const(crtc->base.mode.crtc_htotal);
  794.         line_time.full = dfixed_mul(a, pclk);
  795.  
  796.         /* Determine active time
  797.          *  ActiveTime = time of active region of display within one line,
  798.          *  hactive = total number of horizontal active pixels
  799.          *  htotal = total number of horizontal pixels
  800.          */
  801.         a.full = dfixed_const(crtc->base.mode.crtc_htotal);
  802.         b.full = dfixed_const(crtc->base.mode.crtc_hdisplay);
  803.         wm->active_time.full = dfixed_mul(line_time, b);
  804.         wm->active_time.full = dfixed_div(wm->active_time, a);
  805.  
  806.         /* Determine chunk time
  807.          * ChunkTime = the time it takes the DCP to send one chunk of data
  808.          * to the LB which consists of pipeline delay and inter chunk gap
  809.          * sclk = system clock(Mhz)
  810.          */
  811.         a.full = dfixed_const(600 * 1000);
  812.         chunk_time.full = dfixed_div(a, rdev->pm.sclk);
  813.         read_delay_latency.full = dfixed_const(1000);
  814.  
  815.         /* Determine the worst case latency
  816.          * NumLinePair = Number of line pairs to request(1=2 lines, 2=4 lines)
  817.          * WorstCaseLatency = worst case time from urgent to when the MC starts
  818.          *                    to return data
  819.          * READ_DELAY_IDLE_MAX = constant of 1us
  820.          * ChunkTime = time it takes the DCP to send one chunk of data to the LB
  821.          *             which consists of pipeline delay and inter chunk gap
  822.          */
  823.         if (dfixed_trunc(wm->num_line_pair) > 1) {
  824.                 a.full = dfixed_const(3);
  825.                 wm->worst_case_latency.full = dfixed_mul(a, chunk_time);
  826.                 wm->worst_case_latency.full += read_delay_latency.full;
  827.         } else {
  828.                 wm->worst_case_latency.full = chunk_time.full + read_delay_latency.full;
  829.         }
  830.  
  831.         /* Determine the tolerable latency
  832.          * TolerableLatency = Any given request has only 1 line time
  833.          *                    for the data to be returned
  834.          * LBRequestFifoDepth = Number of chunk requests the LB can
  835.          *                      put into the request FIFO for a display
  836.          *  LineTime = total time for one line of display
  837.          *  ChunkTime = the time it takes the DCP to send one chunk
  838.          *              of data to the LB which consists of
  839.          *  pipeline delay and inter chunk gap
  840.          */
  841.         if ((2+wm->lb_request_fifo_depth) >= dfixed_trunc(request_fifo_depth)) {
  842.                 tolerable_latency.full = line_time.full;
  843.         } else {
  844.                 tolerable_latency.full = dfixed_const(wm->lb_request_fifo_depth - 2);
  845.                 tolerable_latency.full = request_fifo_depth.full - tolerable_latency.full;
  846.                 tolerable_latency.full = dfixed_mul(tolerable_latency, chunk_time);
  847.                 tolerable_latency.full = line_time.full - tolerable_latency.full;
  848.         }
  849.         /* We assume worst case 32bits (4 bytes) */
  850.         wm->dbpp.full = dfixed_const(2 * 16);
  851.  
  852.         /* Determine the maximum priority mark
  853.          *  width = viewport width in pixels
  854.          */
  855.         a.full = dfixed_const(16);
  856.         wm->priority_mark_max.full = dfixed_const(crtc->base.mode.crtc_hdisplay);
  857.         wm->priority_mark_max.full = dfixed_div(wm->priority_mark_max, a);
  858.         wm->priority_mark_max.full = dfixed_ceil(wm->priority_mark_max);
  859.  
  860.         /* Determine estimated width */
  861.         estimated_width.full = tolerable_latency.full - wm->worst_case_latency.full;
  862.         estimated_width.full = dfixed_div(estimated_width, consumption_time);
  863.         if (dfixed_trunc(estimated_width) > crtc->base.mode.crtc_hdisplay) {
  864.                 wm->priority_mark.full = wm->priority_mark_max.full;
  865.         } else {
  866.                 a.full = dfixed_const(16);
  867.                 wm->priority_mark.full = dfixed_div(estimated_width, a);
  868.                 wm->priority_mark.full = dfixed_ceil(wm->priority_mark);
  869.                 wm->priority_mark.full = wm->priority_mark_max.full - wm->priority_mark.full;
  870.         }
  871. }
  872.  
  873. void rv515_bandwidth_avivo_update(struct radeon_device *rdev)
  874. {
  875.         struct drm_display_mode *mode0 = NULL;
  876.         struct drm_display_mode *mode1 = NULL;
  877.         struct rv515_watermark wm0;
  878.         struct rv515_watermark wm1;
  879.         u32 tmp;
  880.         u32 d1mode_priority_a_cnt = MODE_PRIORITY_OFF;
  881.         u32 d2mode_priority_a_cnt = MODE_PRIORITY_OFF;
  882.         fixed20_12 priority_mark02, priority_mark12, fill_rate;
  883.         fixed20_12 a, b;
  884.  
  885.         if (rdev->mode_info.crtcs[0]->base.enabled)
  886.                 mode0 = &rdev->mode_info.crtcs[0]->base.mode;
  887.         if (rdev->mode_info.crtcs[1]->base.enabled)
  888.                 mode1 = &rdev->mode_info.crtcs[1]->base.mode;
  889.         rs690_line_buffer_adjust(rdev, mode0, mode1);
  890.  
  891.         rv515_crtc_bandwidth_compute(rdev, rdev->mode_info.crtcs[0], &wm0);
  892.         rv515_crtc_bandwidth_compute(rdev, rdev->mode_info.crtcs[1], &wm1);
  893.  
  894.         tmp = wm0.lb_request_fifo_depth;
  895.         tmp |= wm1.lb_request_fifo_depth << 16;
  896.         WREG32(LB_MAX_REQ_OUTSTANDING, tmp);
  897.  
  898.         if (mode0 && mode1) {
  899.                 if (dfixed_trunc(wm0.dbpp) > 64)
  900.                         a.full = dfixed_div(wm0.dbpp, wm0.num_line_pair);
  901.                 else
  902.                         a.full = wm0.num_line_pair.full;
  903.                 if (dfixed_trunc(wm1.dbpp) > 64)
  904.                         b.full = dfixed_div(wm1.dbpp, wm1.num_line_pair);
  905.                 else
  906.                         b.full = wm1.num_line_pair.full;
  907.                 a.full += b.full;
  908.                 fill_rate.full = dfixed_div(wm0.sclk, a);
  909.                 if (wm0.consumption_rate.full > fill_rate.full) {
  910.                         b.full = wm0.consumption_rate.full - fill_rate.full;
  911.                         b.full = dfixed_mul(b, wm0.active_time);
  912.                         a.full = dfixed_const(16);
  913.                         b.full = dfixed_div(b, a);
  914.                         a.full = dfixed_mul(wm0.worst_case_latency,
  915.                                                 wm0.consumption_rate);
  916.                         priority_mark02.full = a.full + b.full;
  917.                 } else {
  918.                         a.full = dfixed_mul(wm0.worst_case_latency,
  919.                                                 wm0.consumption_rate);
  920.                         b.full = dfixed_const(16 * 1000);
  921.                         priority_mark02.full = dfixed_div(a, b);
  922.                 }
  923.                 if (wm1.consumption_rate.full > fill_rate.full) {
  924.                         b.full = wm1.consumption_rate.full - fill_rate.full;
  925.                         b.full = dfixed_mul(b, wm1.active_time);
  926.                         a.full = dfixed_const(16);
  927.                         b.full = dfixed_div(b, a);
  928.                         a.full = dfixed_mul(wm1.worst_case_latency,
  929.                                                 wm1.consumption_rate);
  930.                         priority_mark12.full = a.full + b.full;
  931.                 } else {
  932.                         a.full = dfixed_mul(wm1.worst_case_latency,
  933.                                                 wm1.consumption_rate);
  934.                         b.full = dfixed_const(16 * 1000);
  935.                         priority_mark12.full = dfixed_div(a, b);
  936.                 }
  937.                 if (wm0.priority_mark.full > priority_mark02.full)
  938.                         priority_mark02.full = wm0.priority_mark.full;
  939.                 if (dfixed_trunc(priority_mark02) < 0)
  940.                         priority_mark02.full = 0;
  941.                 if (wm0.priority_mark_max.full > priority_mark02.full)
  942.                         priority_mark02.full = wm0.priority_mark_max.full;
  943.                 if (wm1.priority_mark.full > priority_mark12.full)
  944.                         priority_mark12.full = wm1.priority_mark.full;
  945.                 if (dfixed_trunc(priority_mark12) < 0)
  946.                         priority_mark12.full = 0;
  947.                 if (wm1.priority_mark_max.full > priority_mark12.full)
  948.                         priority_mark12.full = wm1.priority_mark_max.full;
  949.                 d1mode_priority_a_cnt = dfixed_trunc(priority_mark02);
  950.                 d2mode_priority_a_cnt = dfixed_trunc(priority_mark12);
  951.                 if (rdev->disp_priority == 2) {
  952.                         d1mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  953.                         d2mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  954.                 }
  955.         } else if (mode0) {
  956.                 if (dfixed_trunc(wm0.dbpp) > 64)
  957.                         a.full = dfixed_div(wm0.dbpp, wm0.num_line_pair);
  958.                 else
  959.                         a.full = wm0.num_line_pair.full;
  960.                 fill_rate.full = dfixed_div(wm0.sclk, a);
  961.                 if (wm0.consumption_rate.full > fill_rate.full) {
  962.                         b.full = wm0.consumption_rate.full - fill_rate.full;
  963.                         b.full = dfixed_mul(b, wm0.active_time);
  964.                         a.full = dfixed_const(16);
  965.                         b.full = dfixed_div(b, a);
  966.                         a.full = dfixed_mul(wm0.worst_case_latency,
  967.                                                 wm0.consumption_rate);
  968.                         priority_mark02.full = a.full + b.full;
  969.                 } else {
  970.                         a.full = dfixed_mul(wm0.worst_case_latency,
  971.                                                 wm0.consumption_rate);
  972.                         b.full = dfixed_const(16);
  973.                         priority_mark02.full = dfixed_div(a, b);
  974.                 }
  975.                 if (wm0.priority_mark.full > priority_mark02.full)
  976.                         priority_mark02.full = wm0.priority_mark.full;
  977.                 if (dfixed_trunc(priority_mark02) < 0)
  978.                         priority_mark02.full = 0;
  979.                 if (wm0.priority_mark_max.full > priority_mark02.full)
  980.                         priority_mark02.full = wm0.priority_mark_max.full;
  981.                 d1mode_priority_a_cnt = dfixed_trunc(priority_mark02);
  982.                 if (rdev->disp_priority == 2)
  983.                         d1mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  984.         } else if (mode1) {
  985.                 if (dfixed_trunc(wm1.dbpp) > 64)
  986.                         a.full = dfixed_div(wm1.dbpp, wm1.num_line_pair);
  987.                 else
  988.                         a.full = wm1.num_line_pair.full;
  989.                 fill_rate.full = dfixed_div(wm1.sclk, a);
  990.                 if (wm1.consumption_rate.full > fill_rate.full) {
  991.                         b.full = wm1.consumption_rate.full - fill_rate.full;
  992.                         b.full = dfixed_mul(b, wm1.active_time);
  993.                         a.full = dfixed_const(16);
  994.                         b.full = dfixed_div(b, a);
  995.                         a.full = dfixed_mul(wm1.worst_case_latency,
  996.                                                 wm1.consumption_rate);
  997.                         priority_mark12.full = a.full + b.full;
  998.                 } else {
  999.                         a.full = dfixed_mul(wm1.worst_case_latency,
  1000.                                                 wm1.consumption_rate);
  1001.                         b.full = dfixed_const(16 * 1000);
  1002.                         priority_mark12.full = dfixed_div(a, b);
  1003.                 }
  1004.                 if (wm1.priority_mark.full > priority_mark12.full)
  1005.                         priority_mark12.full = wm1.priority_mark.full;
  1006.                 if (dfixed_trunc(priority_mark12) < 0)
  1007.                         priority_mark12.full = 0;
  1008.                 if (wm1.priority_mark_max.full > priority_mark12.full)
  1009.                         priority_mark12.full = wm1.priority_mark_max.full;
  1010.                 d2mode_priority_a_cnt = dfixed_trunc(priority_mark12);
  1011.                 if (rdev->disp_priority == 2)
  1012.                         d2mode_priority_a_cnt |= MODE_PRIORITY_ALWAYS_ON;
  1013.         }
  1014.  
  1015.         WREG32(D1MODE_PRIORITY_A_CNT, d1mode_priority_a_cnt);
  1016.         WREG32(D1MODE_PRIORITY_B_CNT, d1mode_priority_a_cnt);
  1017.                 WREG32(D2MODE_PRIORITY_A_CNT, d2mode_priority_a_cnt);
  1018.                 WREG32(D2MODE_PRIORITY_B_CNT, d2mode_priority_a_cnt);
  1019. }
  1020.  
  1021. void rv515_bandwidth_update(struct radeon_device *rdev)
  1022. {
  1023.         uint32_t tmp;
  1024.         struct drm_display_mode *mode0 = NULL;
  1025.         struct drm_display_mode *mode1 = NULL;
  1026.  
  1027.         radeon_update_display_priority(rdev);
  1028.  
  1029.         if (rdev->mode_info.crtcs[0]->base.enabled)
  1030.                 mode0 = &rdev->mode_info.crtcs[0]->base.mode;
  1031.         if (rdev->mode_info.crtcs[1]->base.enabled)
  1032.                 mode1 = &rdev->mode_info.crtcs[1]->base.mode;
  1033.         /*
  1034.          * Set display0/1 priority up in the memory controller for
  1035.          * modes if the user specifies HIGH for displaypriority
  1036.          * option.
  1037.          */
  1038.         if ((rdev->disp_priority == 2) &&
  1039.             (rdev->family == CHIP_RV515)) {
  1040.                 tmp = RREG32_MC(MC_MISC_LAT_TIMER);
  1041.                 tmp &= ~MC_DISP1R_INIT_LAT_MASK;
  1042.                 tmp &= ~MC_DISP0R_INIT_LAT_MASK;
  1043.                 if (mode1)
  1044.                         tmp |= (1 << MC_DISP1R_INIT_LAT_SHIFT);
  1045.                 if (mode0)
  1046.                         tmp |= (1 << MC_DISP0R_INIT_LAT_SHIFT);
  1047.                 WREG32_MC(MC_MISC_LAT_TIMER, tmp);
  1048.         }
  1049.         rv515_bandwidth_avivo_update(rdev);
  1050. }
  1051.