Subversion Repositories Kolibri OS

Rev

Rev 5346 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /*
  2.  * Copyright 2009 Jerome Glisse.
  3.  * All Rights Reserved.
  4.  *
  5.  * Permission is hereby granted, free of charge, to any person obtaining a
  6.  * copy of this software and associated documentation files (the
  7.  * "Software"), to deal in the Software without restriction, including
  8.  * without limitation the rights to use, copy, modify, merge, publish,
  9.  * distribute, sub license, and/or sell copies of the Software, and to
  10.  * permit persons to whom the Software is furnished to do so, subject to
  11.  * the following conditions:
  12.  *
  13.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  14.  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  15.  * FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT. IN NO EVENT SHALL
  16.  * THE COPYRIGHT HOLDERS, AUTHORS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM,
  17.  * DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR
  18.  * OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE
  19.  * USE OR OTHER DEALINGS IN THE SOFTWARE.
  20.  *
  21.  * The above copyright notice and this permission notice (including the
  22.  * next paragraph) shall be included in all copies or substantial portions
  23.  * of the Software.
  24.  *
  25.  */
  26. /*
  27.  * Authors:
  28.  *    Jerome Glisse <glisse@freedesktop.org>
  29.  *    Thomas Hellstrom <thomas-at-tungstengraphics-dot-com>
  30.  *    Dave Airlie
  31.  */
  32. #include <linux/list.h>
  33. #include <linux/slab.h>
  34. #include <drm/drmP.h>
  35. #include <drm/radeon_drm.h>
  36. #include "radeon.h"
  37. #include "radeon_trace.h"
  38.  
  39.  
  40. int radeon_ttm_init(struct radeon_device *rdev);
  41. void radeon_ttm_fini(struct radeon_device *rdev);
  42. static void radeon_bo_clear_surface_reg(struct radeon_bo *bo);
  43.  
  44. /*
  45.  * To exclude mutual BO access we rely on bo_reserve exclusion, as all
  46.  * function are calling it.
  47.  */
  48.  
  49. static void radeon_update_memory_usage(struct radeon_bo *bo,
  50.                                        unsigned mem_type, int sign)
  51. {
  52.         struct radeon_device *rdev = bo->rdev;
  53.         u64 size = (u64)bo->tbo.num_pages << PAGE_SHIFT;
  54.  
  55.         switch (mem_type) {
  56.         case TTM_PL_TT:
  57.                 if (sign > 0)
  58.                         __atomic_add_fetch(&rdev->gtt_usage.counter, size,__ATOMIC_RELAXED);
  59.                 else
  60.                         __atomic_sub_fetch(&rdev->gtt_usage.counter, size,__ATOMIC_RELAXED);
  61.                 break;
  62.         case TTM_PL_VRAM:
  63.                 if (sign > 0)
  64.                         __atomic_add_fetch(&rdev->vram_usage.counter, size,__ATOMIC_RELAXED);
  65.                 else
  66.                         __atomic_sub_fetch(&rdev->vram_usage.counter, size,__ATOMIC_RELAXED );
  67.                 break;
  68.         }
  69. }
  70.  
  71. static void radeon_ttm_bo_destroy(struct ttm_buffer_object *tbo)
  72. {
  73.         struct radeon_bo *bo;
  74.  
  75.         bo = container_of(tbo, struct radeon_bo, tbo);
  76.  
  77.         radeon_update_memory_usage(bo, bo->tbo.mem.mem_type, -1);
  78.  
  79.         mutex_lock(&bo->rdev->gem.mutex);
  80.         list_del_init(&bo->list);
  81.         mutex_unlock(&bo->rdev->gem.mutex);
  82.         radeon_bo_clear_surface_reg(bo);
  83.         WARN_ON(!list_empty(&bo->va));
  84.         drm_gem_object_release(&bo->gem_base);
  85.         kfree(bo);
  86. }
  87.  
  88. bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo)
  89. {
  90.         if (bo->destroy == &radeon_ttm_bo_destroy)
  91.                 return true;
  92.         return false;
  93. }
  94.  
  95. void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain)
  96. {
  97.         u32 c = 0, i;
  98.  
  99.         rbo->placement.placement = rbo->placements;
  100.         rbo->placement.busy_placement = rbo->placements;
  101.         if (domain & RADEON_GEM_DOMAIN_VRAM) {
  102.                 /* Try placing BOs which don't need CPU access outside of the
  103.                  * CPU accessible part of VRAM
  104.                  */
  105.                 if ((rbo->flags & RADEON_GEM_NO_CPU_ACCESS) &&
  106.                     rbo->rdev->mc.visible_vram_size < rbo->rdev->mc.real_vram_size) {
  107.                         rbo->placements[c].fpfn =
  108.                                 rbo->rdev->mc.visible_vram_size >> PAGE_SHIFT;
  109.                         rbo->placements[c++].flags = TTM_PL_FLAG_WC |
  110.                                                      TTM_PL_FLAG_UNCACHED |
  111.                                                      TTM_PL_FLAG_VRAM;
  112.                 }
  113.  
  114.                 rbo->placements[c].fpfn = 0;
  115.                 rbo->placements[c++].flags = TTM_PL_FLAG_WC |
  116.                                              TTM_PL_FLAG_UNCACHED |
  117.                                              TTM_PL_FLAG_VRAM;
  118.         }
  119.  
  120.         if (domain & RADEON_GEM_DOMAIN_GTT) {
  121.                 if (rbo->flags & RADEON_GEM_GTT_UC) {
  122.                         rbo->placements[c].fpfn = 0;
  123.                         rbo->placements[c++].flags = TTM_PL_FLAG_UNCACHED |
  124.                                 TTM_PL_FLAG_TT;
  125.  
  126.                 } else if ((rbo->flags & RADEON_GEM_GTT_WC) ||
  127.                            (rbo->rdev->flags & RADEON_IS_AGP)) {
  128.                         rbo->placements[c].fpfn = 0;
  129.                         rbo->placements[c++].flags = TTM_PL_FLAG_WC |
  130.                                 TTM_PL_FLAG_UNCACHED |
  131.                                 TTM_PL_FLAG_TT;
  132.                 } else {
  133.                         rbo->placements[c].fpfn = 0;
  134.                         rbo->placements[c++].flags = TTM_PL_FLAG_CACHED |
  135.                                                      TTM_PL_FLAG_TT;
  136.                 }
  137.         }
  138.  
  139.         if (domain & RADEON_GEM_DOMAIN_CPU) {
  140.                 if (rbo->flags & RADEON_GEM_GTT_UC) {
  141.                         rbo->placements[c].fpfn = 0;
  142.                         rbo->placements[c++].flags = TTM_PL_FLAG_UNCACHED |
  143.                                 TTM_PL_FLAG_SYSTEM;
  144.  
  145.                 } else if ((rbo->flags & RADEON_GEM_GTT_WC) ||
  146.                     rbo->rdev->flags & RADEON_IS_AGP) {
  147.                         rbo->placements[c].fpfn = 0;
  148.                         rbo->placements[c++].flags = TTM_PL_FLAG_WC |
  149.                                 TTM_PL_FLAG_UNCACHED |
  150.                                 TTM_PL_FLAG_SYSTEM;
  151.                 } else {
  152.                         rbo->placements[c].fpfn = 0;
  153.                         rbo->placements[c++].flags = TTM_PL_FLAG_CACHED |
  154.                                                      TTM_PL_FLAG_SYSTEM;
  155.                 }
  156.         }
  157.         if (!c) {
  158.                 rbo->placements[c].fpfn = 0;
  159.                 rbo->placements[c++].flags = TTM_PL_MASK_CACHING |
  160.                                              TTM_PL_FLAG_SYSTEM;
  161.         }
  162.  
  163.         rbo->placement.num_placement = c;
  164.         rbo->placement.num_busy_placement = c;
  165.  
  166.         for (i = 0; i < c; ++i) {
  167.                 if ((rbo->flags & RADEON_GEM_CPU_ACCESS) &&
  168.                     (rbo->placements[i].flags & TTM_PL_FLAG_VRAM) &&
  169.                     !rbo->placements[i].fpfn)
  170.                         rbo->placements[i].lpfn =
  171.                                 rbo->rdev->mc.visible_vram_size >> PAGE_SHIFT;
  172.                 else
  173.                         rbo->placements[i].lpfn = 0;
  174.         }
  175. }
  176.  
  177. int radeon_bo_create(struct radeon_device *rdev,
  178.                      unsigned long size, int byte_align, bool kernel,
  179.                      u32 domain, u32 flags, struct sg_table *sg,
  180.                      struct reservation_object *resv,
  181.                      struct radeon_bo **bo_ptr)
  182. {
  183.         struct radeon_bo *bo;
  184.         enum ttm_bo_type type;
  185.         unsigned long page_align = roundup(byte_align, PAGE_SIZE) >> PAGE_SHIFT;
  186.         size_t acc_size;
  187.         int r;
  188.  
  189.         size = ALIGN(size, PAGE_SIZE);
  190.  
  191.         if (kernel) {
  192.                 type = ttm_bo_type_kernel;
  193.         } else if (sg) {
  194.                 type = ttm_bo_type_sg;
  195.         } else {
  196.                 type = ttm_bo_type_device;
  197.         }
  198.         *bo_ptr = NULL;
  199.  
  200.         acc_size = ttm_bo_dma_acc_size(&rdev->mman.bdev, size,
  201.                                        sizeof(struct radeon_bo));
  202.  
  203.         bo = kzalloc(sizeof(struct radeon_bo), GFP_KERNEL);
  204.         if (bo == NULL)
  205.                 return -ENOMEM;
  206.         r = drm_gem_object_init(rdev->ddev, &bo->gem_base, size);
  207.         if (unlikely(r)) {
  208.                 kfree(bo);
  209.                 return r;
  210.         }
  211.         bo->rdev = rdev;
  212.         bo->surface_reg = -1;
  213.         INIT_LIST_HEAD(&bo->list);
  214.         INIT_LIST_HEAD(&bo->va);
  215.         bo->initial_domain = domain & (RADEON_GEM_DOMAIN_VRAM |
  216.                                        RADEON_GEM_DOMAIN_GTT |
  217.                                        RADEON_GEM_DOMAIN_CPU);
  218.  
  219.         bo->flags = flags;
  220.         /* PCI GART is always snooped */
  221.         if (!(rdev->flags & RADEON_IS_PCIE))
  222.                 bo->flags &= ~(RADEON_GEM_GTT_WC | RADEON_GEM_GTT_UC);
  223.  
  224.         /* Write-combined CPU mappings of GTT cause GPU hangs with RV6xx
  225.          * See https://bugs.freedesktop.org/show_bug.cgi?id=91268
  226.          */
  227.         if (rdev->family >= CHIP_RV610 && rdev->family <= CHIP_RV635)
  228.                 bo->flags &= ~(RADEON_GEM_GTT_WC | RADEON_GEM_GTT_UC);
  229.  
  230. #ifdef CONFIG_X86_32
  231.         /* XXX: Write-combined CPU mappings of GTT seem broken on 32-bit
  232.          * See https://bugs.freedesktop.org/show_bug.cgi?id=84627
  233.          */
  234.         bo->flags &= ~(RADEON_GEM_GTT_WC | RADEON_GEM_GTT_UC);
  235. #elif defined(CONFIG_X86) && !defined(CONFIG_X86_PAT)
  236.         /* Don't try to enable write-combining when it can't work, or things
  237.          * may be slow
  238.          * See https://bugs.freedesktop.org/show_bug.cgi?id=88758
  239.          */
  240.  
  241. #warning Please enable CONFIG_MTRR and CONFIG_X86_PAT for better performance \
  242.          thanks to write-combining
  243.  
  244.         if (bo->flags & RADEON_GEM_GTT_WC)
  245.                 DRM_INFO_ONCE("Please enable CONFIG_MTRR and CONFIG_X86_PAT for "
  246.                               "better performance thanks to write-combining\n");
  247.         bo->flags &= ~(RADEON_GEM_GTT_WC | RADEON_GEM_GTT_UC);
  248. #endif
  249.  
  250.         radeon_ttm_placement_from_domain(bo, domain);
  251.         /* Kernel allocation are uninterruptible */
  252.         down_read(&rdev->pm.mclk_lock);
  253.         r = ttm_bo_init(&rdev->mman.bdev, &bo->tbo, size, type,
  254.                         &bo->placement, page_align, !kernel, NULL,
  255.                         acc_size, sg, resv, &radeon_ttm_bo_destroy);
  256.         up_read(&rdev->pm.mclk_lock);
  257.         if (unlikely(r != 0)) {
  258.                 return r;
  259.         }
  260.         *bo_ptr = bo;
  261.  
  262.         trace_radeon_bo_create(bo);
  263.  
  264.         return 0;
  265. }
  266.  
  267. int radeon_bo_kmap(struct radeon_bo *bo, void **ptr)
  268. {
  269.         bool is_iomem;
  270.         int r;
  271.  
  272.         if (bo->kptr) {
  273.                 if (ptr) {
  274.                         *ptr = bo->kptr;
  275.                 }
  276.                 return 0;
  277.         }
  278.         r = ttm_bo_kmap(&bo->tbo, 0, bo->tbo.num_pages, &bo->kmap);
  279.         if (r) {
  280.                 return r;
  281.         }
  282.         bo->kptr = ttm_kmap_obj_virtual(&bo->kmap, &is_iomem);
  283.         if (ptr) {
  284.                 *ptr = bo->kptr;
  285.         }
  286.         radeon_bo_check_tiling(bo, 0, 0);
  287.         return 0;
  288. }
  289.  
  290. void radeon_bo_kunmap(struct radeon_bo *bo)
  291. {
  292.         if (bo->kptr == NULL)
  293.                 return;
  294.         bo->kptr = NULL;
  295.         radeon_bo_check_tiling(bo, 0, 0);
  296.         ttm_bo_kunmap(&bo->kmap);
  297. }
  298.  
  299. struct radeon_bo *radeon_bo_ref(struct radeon_bo *bo)
  300. {
  301.         if (bo == NULL)
  302.                 return NULL;
  303.  
  304.         ttm_bo_reference(&bo->tbo);
  305.         return bo;
  306. }
  307.  
  308. void radeon_bo_unref(struct radeon_bo **bo)
  309. {
  310.         struct ttm_buffer_object *tbo;
  311.         struct radeon_device *rdev;
  312.  
  313.         if ((*bo) == NULL)
  314.                 return;
  315.         rdev = (*bo)->rdev;
  316.         tbo = &((*bo)->tbo);
  317.         ttm_bo_unref(&tbo);
  318.         if (tbo == NULL)
  319.                 *bo = NULL;
  320. }
  321.  
  322. int radeon_bo_pin_restricted(struct radeon_bo *bo, u32 domain, u64 max_offset,
  323.                              u64 *gpu_addr)
  324. {
  325.         int r, i;
  326.  
  327.         if (bo->pin_count) {
  328.                 bo->pin_count++;
  329.                 if (gpu_addr)
  330.                         *gpu_addr = radeon_bo_gpu_offset(bo);
  331.  
  332.                 if (max_offset != 0) {
  333.                         u64 domain_start;
  334.  
  335.                         if (domain == RADEON_GEM_DOMAIN_VRAM)
  336.                                 domain_start = bo->rdev->mc.vram_start;
  337.                         else
  338.                                 domain_start = bo->rdev->mc.gtt_start;
  339.                         WARN_ON_ONCE(max_offset <
  340.                                      (radeon_bo_gpu_offset(bo) - domain_start));
  341.                 }
  342.  
  343.                 return 0;
  344.         }
  345.         radeon_ttm_placement_from_domain(bo, domain);
  346.         for (i = 0; i < bo->placement.num_placement; i++) {
  347.                 /* force to pin into visible video ram */
  348.                 if ((bo->placements[i].flags & TTM_PL_FLAG_VRAM) &&
  349.                     !(bo->flags & RADEON_GEM_NO_CPU_ACCESS) &&
  350.                     (!max_offset || max_offset > bo->rdev->mc.visible_vram_size))
  351.                         bo->placements[i].lpfn =
  352.                                 bo->rdev->mc.visible_vram_size >> PAGE_SHIFT;
  353.                 else
  354.                         bo->placements[i].lpfn = max_offset >> PAGE_SHIFT;
  355.  
  356.                 bo->placements[i].flags |= TTM_PL_FLAG_NO_EVICT;
  357.         }
  358.  
  359.         r = ttm_bo_validate(&bo->tbo, &bo->placement, false, false);
  360.         if (likely(r == 0)) {
  361.                 bo->pin_count = 1;
  362.                 if (gpu_addr != NULL)
  363.                         *gpu_addr = radeon_bo_gpu_offset(bo);
  364.                 if (domain == RADEON_GEM_DOMAIN_VRAM)
  365.                         bo->rdev->vram_pin_size += radeon_bo_size(bo);
  366.                 else
  367.                         bo->rdev->gart_pin_size += radeon_bo_size(bo);
  368.         } else {
  369.                 dev_err(bo->rdev->dev, "%p pin failed\n", bo);
  370.         }
  371.         return r;
  372. }
  373.  
  374. int radeon_bo_pin(struct radeon_bo *bo, u32 domain, u64 *gpu_addr)
  375. {
  376.         return radeon_bo_pin_restricted(bo, domain, 0, gpu_addr);
  377. }
  378.  
  379. int radeon_bo_unpin(struct radeon_bo *bo)
  380. {
  381.         int r, i;
  382.  
  383.         if (!bo->pin_count) {
  384.                 dev_warn(bo->rdev->dev, "%p unpin not necessary\n", bo);
  385.                 return 0;
  386.         }
  387.         bo->pin_count--;
  388.         if (bo->pin_count)
  389.                 return 0;
  390.         for (i = 0; i < bo->placement.num_placement; i++) {
  391.                 bo->placements[i].lpfn = 0;
  392.                 bo->placements[i].flags &= ~TTM_PL_FLAG_NO_EVICT;
  393.         }
  394.         r = ttm_bo_validate(&bo->tbo, &bo->placement, false, false);
  395.         if (likely(r == 0)) {
  396.                 if (bo->tbo.mem.mem_type == TTM_PL_VRAM)
  397.                         bo->rdev->vram_pin_size -= radeon_bo_size(bo);
  398.                 else
  399.                         bo->rdev->gart_pin_size -= radeon_bo_size(bo);
  400.         } else {
  401.                 dev_err(bo->rdev->dev, "%p validate failed for unpin\n", bo);
  402.         }
  403.     return r;
  404. }
  405.  
  406. int radeon_bo_init(struct radeon_device *rdev)
  407. {
  408.         /* Add an MTRR for the VRAM */
  409.         DRM_INFO("Detected VRAM RAM=%lluM, BAR=%lluM\n",
  410.                 rdev->mc.mc_vram_size >> 20,
  411.                 (unsigned long long)rdev->mc.aper_size >> 20);
  412.         DRM_INFO("RAM width %dbits %cDR\n",
  413.                         rdev->mc.vram_width, rdev->mc.vram_is_ddr ? 'D' : 'S');
  414.         return radeon_ttm_init(rdev);
  415. }
  416.  
  417. void radeon_bo_fini(struct radeon_device *rdev)
  418. {
  419. //   radeon_ttm_fini(rdev);
  420. //   arch_phys_wc_del(rdev->mc.vram_mtrr);
  421. }
  422.  
  423. /* Returns how many bytes TTM can move per IB.
  424.  */
  425. static u64 radeon_bo_get_threshold_for_moves(struct radeon_device *rdev)
  426. {
  427.         u64 real_vram_size = rdev->mc.real_vram_size;
  428.         u64 vram_usage = atomic64_read(&rdev->vram_usage);
  429.  
  430.         /* This function is based on the current VRAM usage.
  431.          *
  432.          * - If all of VRAM is free, allow relocating the number of bytes that
  433.          *   is equal to 1/4 of the size of VRAM for this IB.
  434.  
  435.          * - If more than one half of VRAM is occupied, only allow relocating
  436.          *   1 MB of data for this IB.
  437.          *
  438.          * - From 0 to one half of used VRAM, the threshold decreases
  439.          *   linearly.
  440.          *         __________________
  441.          * 1/4 of -|\               |
  442.          * VRAM    | \              |
  443.          *         |  \             |
  444.          *         |   \            |
  445.          *         |    \           |
  446.          *         |     \          |
  447.          *         |      \         |
  448.          *         |       \________|1 MB
  449.          *         |----------------|
  450.          *    VRAM 0 %             100 %
  451.          *         used            used
  452.          *
  453.          * Note: It's a threshold, not a limit. The threshold must be crossed
  454.          * for buffer relocations to stop, so any buffer of an arbitrary size
  455.          * can be moved as long as the threshold isn't crossed before
  456.          * the relocation takes place. We don't want to disable buffer
  457.          * relocations completely.
  458.          *
  459.          * The idea is that buffers should be placed in VRAM at creation time
  460.          * and TTM should only do a minimum number of relocations during
  461.          * command submission. In practice, you need to submit at least
  462.          * a dozen IBs to move all buffers to VRAM if they are in GTT.
  463.          *
  464.          * Also, things can get pretty crazy under memory pressure and actual
  465.          * VRAM usage can change a lot, so playing safe even at 50% does
  466.          * consistently increase performance.
  467.          */
  468.  
  469.         u64 half_vram = real_vram_size >> 1;
  470.         u64 half_free_vram = vram_usage >= half_vram ? 0 : half_vram - vram_usage;
  471.         u64 bytes_moved_threshold = half_free_vram >> 1;
  472.         return max(bytes_moved_threshold, 1024*1024ull);
  473. }
  474.  
  475. int radeon_bo_list_validate(struct radeon_device *rdev,
  476.                             struct ww_acquire_ctx *ticket,
  477.                             struct list_head *head, int ring)
  478. {
  479.         struct radeon_bo_list *lobj;
  480.         struct list_head duplicates;
  481.         int r;
  482.         u64 bytes_moved = 0, initial_bytes_moved;
  483.         u64 bytes_moved_threshold = radeon_bo_get_threshold_for_moves(rdev);
  484.  
  485.         INIT_LIST_HEAD(&duplicates);
  486.         r = ttm_eu_reserve_buffers(ticket, head, true, &duplicates);
  487.         if (unlikely(r != 0)) {
  488.                 return r;
  489.         }
  490.  
  491.         list_for_each_entry(lobj, head, tv.head) {
  492.                 struct radeon_bo *bo = lobj->robj;
  493.                 if (!bo->pin_count) {
  494.                         u32 domain = lobj->prefered_domains;
  495.                         u32 allowed = lobj->allowed_domains;
  496.                         u32 current_domain =
  497.                                 radeon_mem_type_to_domain(bo->tbo.mem.mem_type);
  498.  
  499.                         /* Check if this buffer will be moved and don't move it
  500.                          * if we have moved too many buffers for this IB already.
  501.                          *
  502.                          * Note that this allows moving at least one buffer of
  503.                          * any size, because it doesn't take the current "bo"
  504.                          * into account. We don't want to disallow buffer moves
  505.                          * completely.
  506.                          */
  507.                         if ((allowed & current_domain) != 0 &&
  508.                             (domain & current_domain) == 0 && /* will be moved */
  509.                             bytes_moved > bytes_moved_threshold) {
  510.                                 /* don't move it */
  511.                                 domain = current_domain;
  512.                         }
  513.  
  514.                 retry:
  515.                         radeon_ttm_placement_from_domain(bo, domain);
  516.                         if (ring == R600_RING_TYPE_UVD_INDEX)
  517.                                 radeon_uvd_force_into_uvd_segment(bo, allowed);
  518.  
  519.                         initial_bytes_moved = atomic64_read(&rdev->num_bytes_moved);
  520.                         r = ttm_bo_validate(&bo->tbo, &bo->placement, true, false);
  521.                         bytes_moved += atomic64_read(&rdev->num_bytes_moved) -
  522.                                        initial_bytes_moved;
  523.  
  524.                         if (unlikely(r)) {
  525.                                 if (r != -ERESTARTSYS &&
  526.                                     domain != lobj->allowed_domains) {
  527.                                         domain = lobj->allowed_domains;
  528.                                         goto retry;
  529.                                 }
  530.                                 ttm_eu_backoff_reservation(ticket, head);
  531.                                 return r;
  532.                         }
  533.                 }
  534.                 lobj->gpu_offset = radeon_bo_gpu_offset(bo);
  535.                 lobj->tiling_flags = bo->tiling_flags;
  536.         }
  537.  
  538.         list_for_each_entry(lobj, &duplicates, tv.head) {
  539.                 lobj->gpu_offset = radeon_bo_gpu_offset(lobj->robj);
  540.                 lobj->tiling_flags = lobj->robj->tiling_flags;
  541.         }
  542.  
  543.         return 0;
  544. }
  545.  
  546. int radeon_bo_get_surface_reg(struct radeon_bo *bo)
  547. {
  548.         struct radeon_device *rdev = bo->rdev;
  549.         struct radeon_surface_reg *reg;
  550.         struct radeon_bo *old_object;
  551.         int steal;
  552.         int i;
  553.  
  554.         lockdep_assert_held(&bo->tbo.resv->lock.base);
  555.  
  556.         if (!bo->tiling_flags)
  557.                 return 0;
  558.  
  559.         if (bo->surface_reg >= 0) {
  560.                 reg = &rdev->surface_regs[bo->surface_reg];
  561.                 i = bo->surface_reg;
  562.                 goto out;
  563.         }
  564.  
  565.         steal = -1;
  566.         for (i = 0; i < RADEON_GEM_MAX_SURFACES; i++) {
  567.  
  568.                 reg = &rdev->surface_regs[i];
  569.                 if (!reg->bo)
  570.                         break;
  571.  
  572.                 old_object = reg->bo;
  573.                 if (old_object->pin_count == 0)
  574.                         steal = i;
  575.         }
  576.  
  577.         /* if we are all out */
  578.         if (i == RADEON_GEM_MAX_SURFACES) {
  579.                 if (steal == -1)
  580.                         return -ENOMEM;
  581.                 /* find someone with a surface reg and nuke their BO */
  582.                 reg = &rdev->surface_regs[steal];
  583.                 old_object = reg->bo;
  584.                 /* blow away the mapping */
  585.                 DRM_DEBUG("stealing surface reg %d from %p\n", steal, old_object);
  586.                 ttm_bo_unmap_virtual(&old_object->tbo);
  587.                 old_object->surface_reg = -1;
  588.                 i = steal;
  589.         }
  590.  
  591.         bo->surface_reg = i;
  592.         reg->bo = bo;
  593.  
  594. out:
  595.         radeon_set_surface_reg(rdev, i, bo->tiling_flags, bo->pitch,
  596.                                bo->tbo.mem.start << PAGE_SHIFT,
  597.                                bo->tbo.num_pages << PAGE_SHIFT);
  598.         return 0;
  599. }
  600.  
  601. static void radeon_bo_clear_surface_reg(struct radeon_bo *bo)
  602. {
  603.         struct radeon_device *rdev = bo->rdev;
  604.         struct radeon_surface_reg *reg;
  605.  
  606.         if (bo->surface_reg == -1)
  607.                 return;
  608.  
  609.         reg = &rdev->surface_regs[bo->surface_reg];
  610.         radeon_clear_surface_reg(rdev, bo->surface_reg);
  611.  
  612.         reg->bo = NULL;
  613.         bo->surface_reg = -1;
  614. }
  615.  
  616. int radeon_bo_set_tiling_flags(struct radeon_bo *bo,
  617.                                 uint32_t tiling_flags, uint32_t pitch)
  618. {
  619.         struct radeon_device *rdev = bo->rdev;
  620.         int r;
  621.  
  622.         if (rdev->family >= CHIP_CEDAR) {
  623.                 unsigned bankw, bankh, mtaspect, tilesplit, stilesplit;
  624.  
  625.                 bankw = (tiling_flags >> RADEON_TILING_EG_BANKW_SHIFT) & RADEON_TILING_EG_BANKW_MASK;
  626.                 bankh = (tiling_flags >> RADEON_TILING_EG_BANKH_SHIFT) & RADEON_TILING_EG_BANKH_MASK;
  627.                 mtaspect = (tiling_flags >> RADEON_TILING_EG_MACRO_TILE_ASPECT_SHIFT) & RADEON_TILING_EG_MACRO_TILE_ASPECT_MASK;
  628.                 tilesplit = (tiling_flags >> RADEON_TILING_EG_TILE_SPLIT_SHIFT) & RADEON_TILING_EG_TILE_SPLIT_MASK;
  629.                 stilesplit = (tiling_flags >> RADEON_TILING_EG_STENCIL_TILE_SPLIT_SHIFT) & RADEON_TILING_EG_STENCIL_TILE_SPLIT_MASK;
  630.                 switch (bankw) {
  631.                 case 0:
  632.                 case 1:
  633.                 case 2:
  634.                 case 4:
  635.                 case 8:
  636.                         break;
  637.                 default:
  638.                         return -EINVAL;
  639.                 }
  640.                 switch (bankh) {
  641.                 case 0:
  642.                 case 1:
  643.                 case 2:
  644.                 case 4:
  645.                 case 8:
  646.                         break;
  647.                 default:
  648.                         return -EINVAL;
  649.                 }
  650.                 switch (mtaspect) {
  651.                 case 0:
  652.                 case 1:
  653.                 case 2:
  654.                 case 4:
  655.                 case 8:
  656.                         break;
  657.                 default:
  658.                         return -EINVAL;
  659.                 }
  660.                 if (tilesplit > 6) {
  661.                         return -EINVAL;
  662.                 }
  663.                 if (stilesplit > 6) {
  664.                         return -EINVAL;
  665.                 }
  666.         }
  667.         r = radeon_bo_reserve(bo, false);
  668.         if (unlikely(r != 0))
  669.                 return r;
  670.         bo->tiling_flags = tiling_flags;
  671.         bo->pitch = pitch;
  672.         radeon_bo_unreserve(bo);
  673.         return 0;
  674. }
  675.  
  676. void radeon_bo_get_tiling_flags(struct radeon_bo *bo,
  677.                                 uint32_t *tiling_flags,
  678.                                 uint32_t *pitch)
  679. {
  680.         lockdep_assert_held(&bo->tbo.resv->lock.base);
  681.  
  682.         if (tiling_flags)
  683.                 *tiling_flags = bo->tiling_flags;
  684.         if (pitch)
  685.                 *pitch = bo->pitch;
  686. }
  687.  
  688. int radeon_bo_check_tiling(struct radeon_bo *bo, bool has_moved,
  689.                                 bool force_drop)
  690. {
  691.         if (!force_drop)
  692.                 lockdep_assert_held(&bo->tbo.resv->lock.base);
  693.  
  694.         if (!(bo->tiling_flags & RADEON_TILING_SURFACE))
  695.                 return 0;
  696.  
  697.         if (force_drop) {
  698.                 radeon_bo_clear_surface_reg(bo);
  699.                 return 0;
  700.         }
  701.  
  702.         if (bo->tbo.mem.mem_type != TTM_PL_VRAM) {
  703.                 if (!has_moved)
  704.                         return 0;
  705.  
  706.                 if (bo->surface_reg >= 0)
  707.                         radeon_bo_clear_surface_reg(bo);
  708.                 return 0;
  709.         }
  710.  
  711.         if ((bo->surface_reg >= 0) && !has_moved)
  712.                 return 0;
  713.  
  714.         return radeon_bo_get_surface_reg(bo);
  715. }
  716.  
  717. void radeon_bo_move_notify(struct ttm_buffer_object *bo,
  718.                            struct ttm_mem_reg *new_mem)
  719. {
  720.         struct radeon_bo *rbo;
  721.  
  722.         if (!radeon_ttm_bo_is_radeon_bo(bo))
  723.                 return;
  724.  
  725.         rbo = container_of(bo, struct radeon_bo, tbo);
  726.         radeon_bo_check_tiling(rbo, 0, 1);
  727.         radeon_vm_bo_invalidate(rbo->rdev, rbo);
  728.  
  729.         /* update statistics */
  730.         if (!new_mem)
  731.                 return;
  732.  
  733.         radeon_update_memory_usage(rbo, bo->mem.mem_type, -1);
  734.         radeon_update_memory_usage(rbo, new_mem->mem_type, 1);
  735. }
  736. int radeon_bo_wait(struct radeon_bo *bo, u32 *mem_type, bool no_wait)
  737. {
  738.         int r;
  739.  
  740.         r = ttm_bo_reserve(&bo->tbo, true, no_wait, false, NULL);
  741.         if (unlikely(r != 0))
  742.                 return r;
  743.         if (mem_type)
  744.                 *mem_type = bo->tbo.mem.mem_type;
  745.  
  746.         r = ttm_bo_wait(&bo->tbo, true, true, no_wait);
  747.         ttm_bo_unreserve(&bo->tbo);
  748.         return r;
  749. }
  750.  
  751. /**
  752.  * radeon_bo_fence - add fence to buffer object
  753.  *
  754.  * @bo: buffer object in question
  755.  * @fence: fence to add
  756.  * @shared: true if fence should be added shared
  757.  *
  758.  */
  759. void radeon_bo_fence(struct radeon_bo *bo, struct radeon_fence *fence,
  760.                      bool shared)
  761. {
  762.         struct reservation_object *resv = bo->tbo.resv;
  763.  
  764.         if (shared)
  765.                 reservation_object_add_shared_fence(resv, &fence->base);
  766.         else
  767.                 reservation_object_add_excl_fence(resv, &fence->base);
  768. }
  769.