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  1. /*
  2.  * Copyright 2009 Advanced Micro Devices, Inc.
  3.  *
  4.  * Permission is hereby granted, free of charge, to any person obtaining a
  5.  * copy of this software and associated documentation files (the "Software"),
  6.  * to deal in the Software without restriction, including without limitation
  7.  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  8.  * and/or sell copies of the Software, and to permit persons to whom the
  9.  * Software is furnished to do so, subject to the following conditions:
  10.  *
  11.  * The above copyright notice and this permission notice (including the next
  12.  * paragraph) shall be included in all copies or substantial portions of the
  13.  * Software.
  14.  *
  15.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16.  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17.  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18.  * THE COPYRIGHT HOLDER(S) AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  19.  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  20.  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  21.  * DEALINGS IN THE SOFTWARE.
  22.  *
  23.  * Authors:
  24.  *     Alex Deucher <alexander.deucher@amd.com>
  25.  */
  26.  
  27. #include <linux/bug.h>
  28. #include <linux/types.h>
  29. #include <linux/kernel.h>
  30.  
  31. /*
  32.  * R6xx+ cards need to use the 3D engine to blit data which requires
  33.  * quite a bit of hw state setup.  Rather than pull the whole 3D driver
  34.  * (which normally generates the 3D state) into the DRM, we opt to use
  35.  * statically generated state tables.  The register state and shaders
  36.  * were hand generated to support blitting functionality.  See the 3D
  37.  * driver or documentation for descriptions of the registers and
  38.  * shader instructions.
  39.  */
  40.  
  41. const u32 r6xx_default_state[] =
  42. {
  43.         0xc0002400, /* START_3D_CMDBUF */
  44.         0x00000000,
  45.  
  46.         0xc0012800, /* CONTEXT_CONTROL */
  47.         0x80000000,
  48.         0x80000000,
  49.  
  50.         0xc0016800,
  51.         0x00000010,
  52.         0x00008000, /* WAIT_UNTIL */
  53.  
  54.         0xc0016800,
  55.         0x00000542,
  56.         0x07000003, /* TA_CNTL_AUX */
  57.  
  58.         0xc0016800,
  59.         0x000005c5,
  60.         0x00000000, /* VC_ENHANCE */
  61.  
  62.         0xc0016800,
  63.         0x00000363,
  64.         0x00000000, /* SQ_DYN_GPR_CNTL_PS_FLUSH_REQ */
  65.  
  66.         0xc0016800,
  67.         0x0000060c,
  68.         0x82000000, /* DB_DEBUG */
  69.  
  70.         0xc0016800,
  71.         0x0000060e,
  72.         0x01020204, /* DB_WATERMARKS */
  73.  
  74.         0xc0026f00,
  75.         0x00000000,
  76.         0x00000000, /* SQ_VTX_BASE_VTX_LOC */
  77.         0x00000000, /* SQ_VTX_START_INST_LOC */
  78.  
  79.         0xc0096900,
  80.         0x0000022a,
  81.         0x00000000, /* SQ_ESGS_RING_ITEMSIZE */
  82.         0x00000000,
  83.         0x00000000,
  84.         0x00000000,
  85.         0x00000000,
  86.         0x00000000,
  87.         0x00000000,
  88.         0x00000000,
  89.         0x00000000,
  90.  
  91.         0xc0016900,
  92.         0x00000004,
  93.         0x00000000, /* DB_DEPTH_INFO */
  94.  
  95.         0xc0026900,
  96.         0x0000000a,
  97.         0x00000000, /* DB_STENCIL_CLEAR */
  98.         0x00000000, /* DB_DEPTH_CLEAR */
  99.  
  100.         0xc0016900,
  101.         0x00000200,
  102.         0x00000000, /* DB_DEPTH_CONTROL */
  103.  
  104.         0xc0026900,
  105.         0x00000343,
  106.         0x00000060, /* DB_RENDER_CONTROL */
  107.         0x00000040, /* DB_RENDER_OVERRIDE */
  108.  
  109.         0xc0016900,
  110.         0x00000351,
  111.         0x0000aa00, /* DB_ALPHA_TO_MASK */
  112.  
  113.         0xc00f6900,
  114.         0x00000100,
  115.         0x00000800, /* VGT_MAX_VTX_INDX */
  116.         0x00000000, /* VGT_MIN_VTX_INDX */
  117.         0x00000000, /* VGT_INDX_OFFSET */
  118.         0x00000000, /* VGT_MULTI_PRIM_IB_RESET_INDX */
  119.         0x00000000, /* SX_ALPHA_TEST_CONTROL */
  120.         0x00000000, /* CB_BLEND_RED */
  121.         0x00000000,
  122.         0x00000000,
  123.         0x00000000,
  124.         0x00000000, /* CB_FOG_RED */
  125.         0x00000000,
  126.         0x00000000,
  127.         0x00000000, /* DB_STENCILREFMASK */
  128.         0x00000000, /* DB_STENCILREFMASK_BF */
  129.         0x00000000, /* SX_ALPHA_REF */
  130.  
  131.         0xc0046900,
  132.         0x0000030c,
  133.         0x01000000, /* CB_CLRCMP_CNTL */
  134.         0x00000000,
  135.         0x00000000,
  136.         0x00000000,
  137.  
  138.         0xc0046900,
  139.         0x00000048,
  140.         0x3f800000, /* CB_CLEAR_RED */
  141.         0x00000000,
  142.         0x3f800000,
  143.         0x3f800000,
  144.  
  145.         0xc0016900,
  146.         0x00000080,
  147.         0x00000000, /* PA_SC_WINDOW_OFFSET */
  148.  
  149.         0xc00a6900,
  150.         0x00000083,
  151.         0x0000ffff, /* PA_SC_CLIP_RECT_RULE */
  152.         0x00000000, /* PA_SC_CLIPRECT_0_TL */
  153.         0x20002000,
  154.         0x00000000,
  155.         0x20002000,
  156.         0x00000000,
  157.         0x20002000,
  158.         0x00000000,
  159.         0x20002000,
  160.         0x00000000, /* PA_SC_EDGERULE */
  161.  
  162.         0xc0406900,
  163.         0x00000094,
  164.         0x80000000, /* PA_SC_VPORT_SCISSOR_0_TL */
  165.         0x20002000, /* PA_SC_VPORT_SCISSOR_0_BR */
  166.         0x80000000, /* PA_SC_VPORT_SCISSOR_1_TL */
  167.         0x20002000,
  168.         0x80000000,
  169.         0x20002000,
  170.         0x80000000,
  171.         0x20002000,
  172.         0x80000000,
  173.         0x20002000,
  174.         0x80000000,
  175.         0x20002000,
  176.         0x80000000,
  177.         0x20002000,
  178.         0x80000000,
  179.         0x20002000,
  180.         0x80000000,
  181.         0x20002000,
  182.         0x80000000,
  183.         0x20002000,
  184.         0x80000000,
  185.         0x20002000,
  186.         0x80000000,
  187.         0x20002000,
  188.         0x80000000,
  189.         0x20002000,
  190.         0x80000000,
  191.         0x20002000,
  192.         0x80000000,
  193.         0x20002000,
  194.         0x80000000,
  195.         0x20002000,
  196.         0x00000000, /* PA_SC_VPORT_ZMIN_0 */
  197.         0x3f800000,
  198.         0x00000000,
  199.         0x3f800000,
  200.         0x00000000,
  201.         0x3f800000,
  202.         0x00000000,
  203.         0x3f800000,
  204.         0x00000000,
  205.         0x3f800000,
  206.         0x00000000,
  207.         0x3f800000,
  208.         0x00000000,
  209.         0x3f800000,
  210.         0x00000000,
  211.         0x3f800000,
  212.         0x00000000,
  213.         0x3f800000,
  214.         0x00000000,
  215.         0x3f800000,
  216.         0x00000000,
  217.         0x3f800000,
  218.         0x00000000,
  219.         0x3f800000,
  220.         0x00000000,
  221.         0x3f800000,
  222.         0x00000000,
  223.         0x3f800000,
  224.         0x00000000,
  225.         0x3f800000,
  226.         0x00000000,
  227.         0x3f800000,
  228.  
  229.         0xc0026900,
  230.         0x00000292,
  231.         0x00000000, /* PA_SC_MPASS_PS_CNTL */
  232.         0x00004010, /* PA_SC_MODE_CNTL */
  233.  
  234.         0xc0096900,
  235.         0x00000300,
  236.         0x00000000, /* PA_SC_LINE_CNTL */
  237.         0x00000000, /* PA_SC_AA_CONFIG */
  238.         0x0000002d, /* PA_SU_VTX_CNTL */
  239.         0x3f800000, /* PA_CL_GB_VERT_CLIP_ADJ */
  240.         0x3f800000,
  241.         0x3f800000,
  242.         0x3f800000,
  243.         0x00000000, /* PA_SC_SAMPLE_LOCS_MCTX */
  244.         0x00000000,
  245.  
  246.         0xc0016900,
  247.         0x00000312,
  248.         0xffffffff, /* PA_SC_AA_MASK */
  249.  
  250.         0xc0066900,
  251.         0x0000037e,
  252.         0x00000000, /* PA_SU_POLY_OFFSET_DB_FMT_CNTL */
  253.         0x00000000, /* PA_SU_POLY_OFFSET_CLAMP */
  254.         0x00000000, /* PA_SU_POLY_OFFSET_FRONT_SCALE */
  255.         0x00000000, /* PA_SU_POLY_OFFSET_FRONT_OFFSET */
  256.         0x00000000, /* PA_SU_POLY_OFFSET_BACK_SCALE */
  257.         0x00000000, /* PA_SU_POLY_OFFSET_BACK_OFFSET */
  258.  
  259.         0xc0046900,
  260.         0x000001b6,
  261.         0x00000000, /* SPI_INPUT_Z */
  262.         0x00000000, /* SPI_FOG_CNTL */
  263.         0x00000000, /* SPI_FOG_FUNC_SCALE */
  264.         0x00000000, /* SPI_FOG_FUNC_BIAS */
  265.  
  266.         0xc0016900,
  267.         0x00000225,
  268.         0x00000000, /* SQ_PGM_START_FS */
  269.  
  270.         0xc0016900,
  271.         0x00000229,
  272.         0x00000000, /* SQ_PGM_RESOURCES_FS */
  273.  
  274.         0xc0016900,
  275.         0x00000237,
  276.         0x00000000, /* SQ_PGM_CF_OFFSET_FS */
  277.  
  278.         0xc0026900,
  279.         0x000002a8,
  280.         0x00000000, /* VGT_INSTANCE_STEP_RATE_0 */
  281.         0x00000000, /* VGT_INSTANCE_STEP_RATE_1 */
  282.  
  283.         0xc0116900,
  284.         0x00000280,
  285.         0x00000000, /* PA_SU_POINT_SIZE */
  286.         0x00000000, /* PA_SU_POINT_MINMAX */
  287.         0x00000008, /* PA_SU_LINE_CNTL */
  288.         0x00000000, /* PA_SC_LINE_STIPPLE */
  289.         0x00000000, /* VGT_OUTPUT_PATH_CNTL */
  290.         0x00000000, /* VGT_HOS_CNTL */
  291.         0x00000000, /* VGT_HOS_MAX_TESS_LEVEL */
  292.         0x00000000, /* VGT_HOS_MIN_TESS_LEVEL */
  293.         0x00000000, /* VGT_HOS_REUSE_DEPTH */
  294.         0x00000000, /* VGT_GROUP_PRIM_TYPE */
  295.         0x00000000, /* VGT_GROUP_FIRST_DECR */
  296.         0x00000000, /* VGT_GROUP_DECR */
  297.         0x00000000, /* VGT_GROUP_VECT_0_CNTL */
  298.         0x00000000, /* VGT_GROUP_VECT_1_CNTL */
  299.         0x00000000, /* VGT_GROUP_VECT_0_FMT_CNTL */
  300.         0x00000000, /* VGT_GROUP_VECT_1_FMT_CNTL */
  301.         0x00000000, /* VGT_GS_MODE */
  302.  
  303.         0xc0016900,
  304.         0x000002a1,
  305.         0x00000000, /* VGT_PRIMITIVEID_EN */
  306.  
  307.         0xc0016900,
  308.         0x000002a5,
  309.         0x00000000, /* VGT_MULTI_PRIM_ID_RESET_EN */
  310.  
  311.         0xc0036900,
  312.         0x000002ac,
  313.         0x00000000, /* VGT_STRMOUT_EN */
  314.         0x00000000, /* VGT_REUSE_OFF */
  315.         0x00000000, /* VGT_VTX_CNT_EN */
  316.  
  317.         0xc0016900,
  318.         0x000000d4,
  319.         0x00000000, /* SX_MISC */
  320.  
  321.         0xc0016900,
  322.         0x000002c8,
  323.         0x00000000, /* VGT_STRMOUT_BUFFER_EN */
  324.  
  325.         0xc0076900,
  326.         0x00000202,
  327.         0x00cc0000, /* CB_COLOR_CONTROL */
  328.         0x00000210, /* DB_SHADER_CNTL */
  329.         0x00010000, /* PA_CL_CLIP_CNTL */
  330.         0x00000244, /* PA_SU_SC_MODE_CNTL */
  331.         0x00000100, /* PA_CL_VTE_CNTL */
  332.         0x00000000, /* PA_CL_VS_OUT_CNTL */
  333.         0x00000000, /* PA_CL_NANINF_CNTL */
  334.  
  335.         0xc0026900,
  336.         0x0000008e,
  337.         0x0000000f, /* CB_TARGET_MASK */
  338.         0x0000000f, /* CB_SHADER_MASK */
  339.  
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  342.         0x00000001, /* CB_SHADER_CONTROL */
  343.  
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  347.  
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  360.         0xc0036e00, /* SET_SAMPLER */
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  365. };
  366.  
  367. const u32 r7xx_default_state[] =
  368. {
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  439.         0x00000000, /* VGT_MIN_VTX_INDX */
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  603.         0x00000008, /* PA_SU_LINE_CNTL */
  604.         0x00000000, /* PA_SC_LINE_STIPPLE */
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  607.         0x00000000, /* VGT_HOS_MAX_TESS_LEVEL */
  608.         0x00000000, /* VGT_HOS_MIN_TESS_LEVEL */
  609.         0x00000000, /* VGT_HOS_REUSE_DEPTH */
  610.         0x00000000, /* VGT_GROUP_PRIM_TYPE */
  611.         0x00000000, /* VGT_GROUP_FIRST_DECR */
  612.         0x00000000, /* VGT_GROUP_DECR */
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  616.         0x00000000, /* VGT_GROUP_VECT_1_FMT_CNTL */
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  618.  
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  622.  
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  626.  
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  632.  
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  636.  
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  640.  
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  650.  
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  663.  
  664.         0xc0016900,
  665.         0x00000191,
  666.         0x00000b00, /* SPI_PS_INPUT_CNTL_0 */
  667.  
  668.         0xc0056900,
  669.         0x000001b1,
  670.         0x00000000, /* SPI_VS_OUT_CONFIG */
  671.         0x00000001, /* SPI_THREAD_GROUPING */
  672.         0x00000001, /* SPI_PS_IN_CONTROL_0 */
  673.         0x00000000, /* SPI_PS_IN_CONTROL_1 */
  674.         0x00000000, /* SPI_INTERP_CONTROL_0 */
  675.  
  676.         0xc0036e00, /* SET_SAMPLER */
  677.         0x00000000,
  678.         0x00000012,
  679.         0x00000000,
  680.         0x00000000,
  681. };
  682.  
  683. /* same for r6xx/r7xx */
  684. const u32 r6xx_vs[] =
  685. {
  686.         0x00000004,
  687.         0x81000000,
  688.         0x0000203c,
  689.         0x94000b08,
  690.         0x00004000,
  691.         0x14200b1a,
  692.         0x00000000,
  693.         0x00000000,
  694.         0x3c000000,
  695.         0x68cd1000,
  696. #ifdef __BIG_ENDIAN
  697.         0x000a0000,
  698. #else
  699.         0x00080000,
  700. #endif
  701.         0x00000000,
  702. };
  703.  
  704. const u32 r6xx_ps[] =
  705. {
  706.         0x00000002,
  707.         0x80800000,
  708.         0x00000000,
  709.         0x94200688,
  710.         0x00000010,
  711.         0x000d1000,
  712.         0xb0800000,
  713.         0x00000000,
  714. };
  715.  
  716. const u32 r6xx_ps_size = ARRAY_SIZE(r6xx_ps);
  717. const u32 r6xx_vs_size = ARRAY_SIZE(r6xx_vs);
  718. const u32 r6xx_default_size = ARRAY_SIZE(r6xx_default_state);
  719. const u32 r7xx_default_size = ARRAY_SIZE(r7xx_default_state);
  720.