Subversion Repositories Kolibri OS

Rev

Rev 2160 | Rev 2997 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /*
  2.  * Copyright 2008 Advanced Micro Devices, Inc.
  3.  * Copyright 2008 Red Hat Inc.
  4.  * Copyright 2009 Jerome Glisse.
  5.  *
  6.  * Permission is hereby granted, free of charge, to any person obtaining a
  7.  * copy of this software and associated documentation files (the "Software"),
  8.  * to deal in the Software without restriction, including without limitation
  9.  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10.  * and/or sell copies of the Software, and to permit persons to whom the
  11.  * Software is furnished to do so, subject to the following conditions:
  12.  *
  13.  * The above copyright notice and this permission notice shall be included in
  14.  * all copies or substantial portions of the Software.
  15.  *
  16.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17.  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18.  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19.  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20.  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21.  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22.  * OTHER DEALINGS IN THE SOFTWARE.
  23.  *
  24.  * Authors: Dave Airlie
  25.  *          Alex Deucher
  26.  *          Jerome Glisse
  27.  */
  28. #include <linux/slab.h>
  29. #include <linux/seq_file.h>
  30. #include <linux/firmware.h>
  31. #include "drmP.h"
  32. #include "radeon_drm.h"
  33. #include "radeon.h"
  34. #include "radeon_asic.h"
  35. #include "radeon_mode.h"
  36. #include "r600d.h"
  37. #include "atom.h"
  38. #include "avivod.h"
  39.  
  40. #define PFP_UCODE_SIZE 576
  41. #define PM4_UCODE_SIZE 1792
  42. #define RLC_UCODE_SIZE 768
  43. #define R700_PFP_UCODE_SIZE 848
  44. #define R700_PM4_UCODE_SIZE 1360
  45. #define R700_RLC_UCODE_SIZE 1024
  46. #define EVERGREEN_PFP_UCODE_SIZE 1120
  47. #define EVERGREEN_PM4_UCODE_SIZE 1376
  48. #define EVERGREEN_RLC_UCODE_SIZE 768
  49. #define CAYMAN_RLC_UCODE_SIZE 1024
  50.  
  51. /* Firmware Names */
  52. MODULE_FIRMWARE("radeon/R600_pfp.bin");
  53. MODULE_FIRMWARE("radeon/R600_me.bin");
  54. MODULE_FIRMWARE("radeon/RV610_pfp.bin");
  55. MODULE_FIRMWARE("radeon/RV610_me.bin");
  56. MODULE_FIRMWARE("radeon/RV630_pfp.bin");
  57. MODULE_FIRMWARE("radeon/RV630_me.bin");
  58. MODULE_FIRMWARE("radeon/RV620_pfp.bin");
  59. MODULE_FIRMWARE("radeon/RV620_me.bin");
  60. MODULE_FIRMWARE("radeon/RV635_pfp.bin");
  61. MODULE_FIRMWARE("radeon/RV635_me.bin");
  62. MODULE_FIRMWARE("radeon/RV670_pfp.bin");
  63. MODULE_FIRMWARE("radeon/RV670_me.bin");
  64. MODULE_FIRMWARE("radeon/RS780_pfp.bin");
  65. MODULE_FIRMWARE("radeon/RS780_me.bin");
  66. MODULE_FIRMWARE("radeon/RV770_pfp.bin");
  67. MODULE_FIRMWARE("radeon/RV770_me.bin");
  68. MODULE_FIRMWARE("radeon/RV730_pfp.bin");
  69. MODULE_FIRMWARE("radeon/RV730_me.bin");
  70. MODULE_FIRMWARE("radeon/RV710_pfp.bin");
  71. MODULE_FIRMWARE("radeon/RV710_me.bin");
  72. MODULE_FIRMWARE("radeon/R600_rlc.bin");
  73. MODULE_FIRMWARE("radeon/R700_rlc.bin");
  74. MODULE_FIRMWARE("radeon/CEDAR_pfp.bin");
  75. MODULE_FIRMWARE("radeon/CEDAR_me.bin");
  76. MODULE_FIRMWARE("radeon/CEDAR_rlc.bin");
  77. MODULE_FIRMWARE("radeon/REDWOOD_pfp.bin");
  78. MODULE_FIRMWARE("radeon/REDWOOD_me.bin");
  79. MODULE_FIRMWARE("radeon/REDWOOD_rlc.bin");
  80. MODULE_FIRMWARE("radeon/JUNIPER_pfp.bin");
  81. MODULE_FIRMWARE("radeon/JUNIPER_me.bin");
  82. MODULE_FIRMWARE("radeon/JUNIPER_rlc.bin");
  83. MODULE_FIRMWARE("radeon/CYPRESS_pfp.bin");
  84. MODULE_FIRMWARE("radeon/CYPRESS_me.bin");
  85. MODULE_FIRMWARE("radeon/CYPRESS_rlc.bin");
  86. MODULE_FIRMWARE("radeon/PALM_pfp.bin");
  87. MODULE_FIRMWARE("radeon/PALM_me.bin");
  88. MODULE_FIRMWARE("radeon/SUMO_rlc.bin");
  89. MODULE_FIRMWARE("radeon/SUMO_pfp.bin");
  90. MODULE_FIRMWARE("radeon/SUMO_me.bin");
  91. MODULE_FIRMWARE("radeon/SUMO2_pfp.bin");
  92. MODULE_FIRMWARE("radeon/SUMO2_me.bin");
  93.  
  94. int r600_debugfs_mc_info_init(struct radeon_device *rdev);
  95.  
  96. /* r600,rv610,rv630,rv620,rv635,rv670 */
  97. int r600_mc_wait_for_idle(struct radeon_device *rdev);
  98. void r600_gpu_init(struct radeon_device *rdev);
  99. void r600_fini(struct radeon_device *rdev);
  100. void r600_irq_disable(struct radeon_device *rdev);
  101. static void r600_pcie_gen2_enable(struct radeon_device *rdev);
  102.  
  103. /* get temperature in millidegrees */
  104. int rv6xx_get_temp(struct radeon_device *rdev)
  105. {
  106.         u32 temp = (RREG32(CG_THERMAL_STATUS) & ASIC_T_MASK) >>
  107.                 ASIC_T_SHIFT;
  108.         int actual_temp = temp & 0xff;
  109.  
  110.         if (temp & 0x100)
  111.                 actual_temp -= 256;
  112.  
  113.         return actual_temp * 1000;
  114. }
  115.  
  116.  
  117.  
  118.  
  119.  
  120.  
  121. bool r600_gui_idle(struct radeon_device *rdev)
  122. {
  123.         if (RREG32(GRBM_STATUS) & GUI_ACTIVE)
  124.                 return false;
  125.         else
  126.                 return true;
  127. }
  128.  
  129. /* hpd for digital panel detect/disconnect */
  130. bool r600_hpd_sense(struct radeon_device *rdev, enum radeon_hpd_id hpd)
  131. {
  132.         bool connected = false;
  133.  
  134.         if (ASIC_IS_DCE3(rdev)) {
  135.                 switch (hpd) {
  136.                 case RADEON_HPD_1:
  137.                         if (RREG32(DC_HPD1_INT_STATUS) & DC_HPDx_SENSE)
  138.                                 connected = true;
  139.                         break;
  140.                 case RADEON_HPD_2:
  141.                         if (RREG32(DC_HPD2_INT_STATUS) & DC_HPDx_SENSE)
  142.                                 connected = true;
  143.                         break;
  144.                 case RADEON_HPD_3:
  145.                         if (RREG32(DC_HPD3_INT_STATUS) & DC_HPDx_SENSE)
  146.                                 connected = true;
  147.                         break;
  148.                 case RADEON_HPD_4:
  149.                         if (RREG32(DC_HPD4_INT_STATUS) & DC_HPDx_SENSE)
  150.                                 connected = true;
  151.                         break;
  152.                         /* DCE 3.2 */
  153.                 case RADEON_HPD_5:
  154.                         if (RREG32(DC_HPD5_INT_STATUS) & DC_HPDx_SENSE)
  155.                                 connected = true;
  156.                         break;
  157.                 case RADEON_HPD_6:
  158.                         if (RREG32(DC_HPD6_INT_STATUS) & DC_HPDx_SENSE)
  159.                                 connected = true;
  160.                         break;
  161.                 default:
  162.                         break;
  163.                 }
  164.         } else {
  165.                 switch (hpd) {
  166.                 case RADEON_HPD_1:
  167.                         if (RREG32(DC_HOT_PLUG_DETECT1_INT_STATUS) & DC_HOT_PLUG_DETECTx_SENSE)
  168.                                 connected = true;
  169.                         break;
  170.                 case RADEON_HPD_2:
  171.                         if (RREG32(DC_HOT_PLUG_DETECT2_INT_STATUS) & DC_HOT_PLUG_DETECTx_SENSE)
  172.                                 connected = true;
  173.                         break;
  174.                 case RADEON_HPD_3:
  175.                         if (RREG32(DC_HOT_PLUG_DETECT3_INT_STATUS) & DC_HOT_PLUG_DETECTx_SENSE)
  176.                                 connected = true;
  177.                         break;
  178.                 default:
  179.                         break;
  180.                 }
  181.         }
  182.         return connected;
  183. }
  184.  
  185. void r600_hpd_set_polarity(struct radeon_device *rdev,
  186.                            enum radeon_hpd_id hpd)
  187. {
  188.         u32 tmp;
  189.         bool connected = r600_hpd_sense(rdev, hpd);
  190.  
  191.         if (ASIC_IS_DCE3(rdev)) {
  192.                 switch (hpd) {
  193.                 case RADEON_HPD_1:
  194.                         tmp = RREG32(DC_HPD1_INT_CONTROL);
  195.                         if (connected)
  196.                                 tmp &= ~DC_HPDx_INT_POLARITY;
  197.                         else
  198.                                 tmp |= DC_HPDx_INT_POLARITY;
  199.                         WREG32(DC_HPD1_INT_CONTROL, tmp);
  200.                         break;
  201.                 case RADEON_HPD_2:
  202.                         tmp = RREG32(DC_HPD2_INT_CONTROL);
  203.                         if (connected)
  204.                                 tmp &= ~DC_HPDx_INT_POLARITY;
  205.                         else
  206.                                 tmp |= DC_HPDx_INT_POLARITY;
  207.                         WREG32(DC_HPD2_INT_CONTROL, tmp);
  208.                         break;
  209.                 case RADEON_HPD_3:
  210.                         tmp = RREG32(DC_HPD3_INT_CONTROL);
  211.                         if (connected)
  212.                                 tmp &= ~DC_HPDx_INT_POLARITY;
  213.                         else
  214.                                 tmp |= DC_HPDx_INT_POLARITY;
  215.                         WREG32(DC_HPD3_INT_CONTROL, tmp);
  216.                         break;
  217.                 case RADEON_HPD_4:
  218.                         tmp = RREG32(DC_HPD4_INT_CONTROL);
  219.                         if (connected)
  220.                                 tmp &= ~DC_HPDx_INT_POLARITY;
  221.                         else
  222.                                 tmp |= DC_HPDx_INT_POLARITY;
  223.                         WREG32(DC_HPD4_INT_CONTROL, tmp);
  224.                         break;
  225.                 case RADEON_HPD_5:
  226.                         tmp = RREG32(DC_HPD5_INT_CONTROL);
  227.                         if (connected)
  228.                                 tmp &= ~DC_HPDx_INT_POLARITY;
  229.                         else
  230.                                 tmp |= DC_HPDx_INT_POLARITY;
  231.                         WREG32(DC_HPD5_INT_CONTROL, tmp);
  232.                         break;
  233.                         /* DCE 3.2 */
  234.                 case RADEON_HPD_6:
  235.                         tmp = RREG32(DC_HPD6_INT_CONTROL);
  236.                         if (connected)
  237.                                 tmp &= ~DC_HPDx_INT_POLARITY;
  238.                         else
  239.                                 tmp |= DC_HPDx_INT_POLARITY;
  240.                         WREG32(DC_HPD6_INT_CONTROL, tmp);
  241.                         break;
  242.                 default:
  243.                         break;
  244.                 }
  245.         } else {
  246.                 switch (hpd) {
  247.                 case RADEON_HPD_1:
  248.                         tmp = RREG32(DC_HOT_PLUG_DETECT1_INT_CONTROL);
  249.                         if (connected)
  250.                                 tmp &= ~DC_HOT_PLUG_DETECTx_INT_POLARITY;
  251.                         else
  252.                                 tmp |= DC_HOT_PLUG_DETECTx_INT_POLARITY;
  253.                         WREG32(DC_HOT_PLUG_DETECT1_INT_CONTROL, tmp);
  254.                         break;
  255.                 case RADEON_HPD_2:
  256.                         tmp = RREG32(DC_HOT_PLUG_DETECT2_INT_CONTROL);
  257.                         if (connected)
  258.                                 tmp &= ~DC_HOT_PLUG_DETECTx_INT_POLARITY;
  259.                         else
  260.                                 tmp |= DC_HOT_PLUG_DETECTx_INT_POLARITY;
  261.                         WREG32(DC_HOT_PLUG_DETECT2_INT_CONTROL, tmp);
  262.                         break;
  263.                 case RADEON_HPD_3:
  264.                         tmp = RREG32(DC_HOT_PLUG_DETECT3_INT_CONTROL);
  265.                         if (connected)
  266.                                 tmp &= ~DC_HOT_PLUG_DETECTx_INT_POLARITY;
  267.                         else
  268.                                 tmp |= DC_HOT_PLUG_DETECTx_INT_POLARITY;
  269.                         WREG32(DC_HOT_PLUG_DETECT3_INT_CONTROL, tmp);
  270.                         break;
  271.                 default:
  272.                         break;
  273.                 }
  274.         }
  275. }
  276.  
  277. void r600_hpd_init(struct radeon_device *rdev)
  278. {
  279.         struct drm_device *dev = rdev->ddev;
  280.         struct drm_connector *connector;
  281.  
  282.         if (ASIC_IS_DCE3(rdev)) {
  283.                 u32 tmp = DC_HPDx_CONNECTION_TIMER(0x9c4) | DC_HPDx_RX_INT_TIMER(0xfa);
  284.                 if (ASIC_IS_DCE32(rdev))
  285.                         tmp |= DC_HPDx_EN;
  286.  
  287.                 list_for_each_entry(connector, &dev->mode_config.connector_list, head) {
  288.                         struct radeon_connector *radeon_connector = to_radeon_connector(connector);
  289.                         switch (radeon_connector->hpd.hpd) {
  290.                         case RADEON_HPD_1:
  291.                                 WREG32(DC_HPD1_CONTROL, tmp);
  292.                                 rdev->irq.hpd[0] = true;
  293.                                 break;
  294.                         case RADEON_HPD_2:
  295.                                 WREG32(DC_HPD2_CONTROL, tmp);
  296.                                 rdev->irq.hpd[1] = true;
  297.                                 break;
  298.                         case RADEON_HPD_3:
  299.                                 WREG32(DC_HPD3_CONTROL, tmp);
  300.                                 rdev->irq.hpd[2] = true;
  301.                                 break;
  302.                         case RADEON_HPD_4:
  303.                                 WREG32(DC_HPD4_CONTROL, tmp);
  304.                                 rdev->irq.hpd[3] = true;
  305.                                 break;
  306.                                 /* DCE 3.2 */
  307.                         case RADEON_HPD_5:
  308.                                 WREG32(DC_HPD5_CONTROL, tmp);
  309.                                 rdev->irq.hpd[4] = true;
  310.                                 break;
  311.                         case RADEON_HPD_6:
  312.                                 WREG32(DC_HPD6_CONTROL, tmp);
  313.                                 rdev->irq.hpd[5] = true;
  314.                                 break;
  315.                         default:
  316.                                 break;
  317.                         }
  318.                 }
  319.         } else {
  320.                 list_for_each_entry(connector, &dev->mode_config.connector_list, head) {
  321.                         struct radeon_connector *radeon_connector = to_radeon_connector(connector);
  322.                         switch (radeon_connector->hpd.hpd) {
  323.                         case RADEON_HPD_1:
  324.                                 WREG32(DC_HOT_PLUG_DETECT1_CONTROL, DC_HOT_PLUG_DETECTx_EN);
  325.                                 rdev->irq.hpd[0] = true;
  326.                                 break;
  327.                         case RADEON_HPD_2:
  328.                                 WREG32(DC_HOT_PLUG_DETECT2_CONTROL, DC_HOT_PLUG_DETECTx_EN);
  329.                                 rdev->irq.hpd[1] = true;
  330.                                 break;
  331.                         case RADEON_HPD_3:
  332.                                 WREG32(DC_HOT_PLUG_DETECT3_CONTROL, DC_HOT_PLUG_DETECTx_EN);
  333.                                 rdev->irq.hpd[2] = true;
  334.                                 break;
  335.                         default:
  336.                                 break;
  337.                         }
  338.                 }
  339.         }
  340.         if (rdev->irq.installed)
  341.                 r600_irq_set(rdev);
  342. }
  343.  
  344. void r600_hpd_fini(struct radeon_device *rdev)
  345. {
  346.         struct drm_device *dev = rdev->ddev;
  347.         struct drm_connector *connector;
  348.  
  349.         if (ASIC_IS_DCE3(rdev)) {
  350.                 list_for_each_entry(connector, &dev->mode_config.connector_list, head) {
  351.                         struct radeon_connector *radeon_connector = to_radeon_connector(connector);
  352.                         switch (radeon_connector->hpd.hpd) {
  353.                         case RADEON_HPD_1:
  354.                                 WREG32(DC_HPD1_CONTROL, 0);
  355.                                 rdev->irq.hpd[0] = false;
  356.                                 break;
  357.                         case RADEON_HPD_2:
  358.                                 WREG32(DC_HPD2_CONTROL, 0);
  359.                                 rdev->irq.hpd[1] = false;
  360.                                 break;
  361.                         case RADEON_HPD_3:
  362.                                 WREG32(DC_HPD3_CONTROL, 0);
  363.                                 rdev->irq.hpd[2] = false;
  364.                                 break;
  365.                         case RADEON_HPD_4:
  366.                                 WREG32(DC_HPD4_CONTROL, 0);
  367.                                 rdev->irq.hpd[3] = false;
  368.                                 break;
  369.                                 /* DCE 3.2 */
  370.                         case RADEON_HPD_5:
  371.                                 WREG32(DC_HPD5_CONTROL, 0);
  372.                                 rdev->irq.hpd[4] = false;
  373.                                 break;
  374.                         case RADEON_HPD_6:
  375.                                 WREG32(DC_HPD6_CONTROL, 0);
  376.                                 rdev->irq.hpd[5] = false;
  377.                                 break;
  378.                         default:
  379.                                 break;
  380.                         }
  381.                 }
  382.         } else {
  383.                 list_for_each_entry(connector, &dev->mode_config.connector_list, head) {
  384.                         struct radeon_connector *radeon_connector = to_radeon_connector(connector);
  385.                         switch (radeon_connector->hpd.hpd) {
  386.                         case RADEON_HPD_1:
  387.                                 WREG32(DC_HOT_PLUG_DETECT1_CONTROL, 0);
  388.                                 rdev->irq.hpd[0] = false;
  389.                                 break;
  390.                         case RADEON_HPD_2:
  391.                                 WREG32(DC_HOT_PLUG_DETECT2_CONTROL, 0);
  392.                                 rdev->irq.hpd[1] = false;
  393.                                 break;
  394.                         case RADEON_HPD_3:
  395.                                 WREG32(DC_HOT_PLUG_DETECT3_CONTROL, 0);
  396.                                 rdev->irq.hpd[2] = false;
  397.                                 break;
  398.                         default:
  399.                                 break;
  400.                         }
  401.                 }
  402.         }
  403. }
  404.  
  405. /*
  406.  * R600 PCIE GART
  407.  */
  408. void r600_pcie_gart_tlb_flush(struct radeon_device *rdev)
  409. {
  410.         unsigned i;
  411.         u32 tmp;
  412.  
  413.         /* flush hdp cache so updates hit vram */
  414.         if ((rdev->family >= CHIP_RV770) && (rdev->family <= CHIP_RV740) &&
  415.             !(rdev->flags & RADEON_IS_AGP)) {
  416.                 void __iomem *ptr = (void *)rdev->gart.table.vram.ptr;
  417.                 u32 tmp;
  418.  
  419.                 /* r7xx hw bug.  write to HDP_DEBUG1 followed by fb read
  420.                  * rather than write to HDP_REG_COHERENCY_FLUSH_CNTL
  421.                  * This seems to cause problems on some AGP cards. Just use the old
  422.                  * method for them.
  423.                  */
  424.                 WREG32(HDP_DEBUG1, 0);
  425.                 tmp = readl((void __iomem *)ptr);
  426.         } else
  427.         WREG32(R_005480_HDP_MEM_COHERENCY_FLUSH_CNTL, 0x1);
  428.  
  429.         WREG32(VM_CONTEXT0_INVALIDATION_LOW_ADDR, rdev->mc.gtt_start >> 12);
  430.         WREG32(VM_CONTEXT0_INVALIDATION_HIGH_ADDR, (rdev->mc.gtt_end - 1) >> 12);
  431.         WREG32(VM_CONTEXT0_REQUEST_RESPONSE, REQUEST_TYPE(1));
  432.         for (i = 0; i < rdev->usec_timeout; i++) {
  433.                 /* read MC_STATUS */
  434.                 tmp = RREG32(VM_CONTEXT0_REQUEST_RESPONSE);
  435.                 tmp = (tmp & RESPONSE_TYPE_MASK) >> RESPONSE_TYPE_SHIFT;
  436.                 if (tmp == 2) {
  437.                         printk(KERN_WARNING "[drm] r600 flush TLB failed\n");
  438.                         return;
  439.                 }
  440.                 if (tmp) {
  441.                         return;
  442.                 }
  443.                 udelay(1);
  444.         }
  445. }
  446.  
  447. int r600_pcie_gart_init(struct radeon_device *rdev)
  448. {
  449.         int r;
  450.  
  451.         if (rdev->gart.table.vram.robj) {
  452.                 WARN(1, "R600 PCIE GART already initialized\n");
  453.                 return 0;
  454.         }
  455.         /* Initialize common gart structure */
  456.         r = radeon_gart_init(rdev);
  457.         if (r)
  458.                 return r;
  459.         rdev->gart.table_size = rdev->gart.num_gpu_pages * 8;
  460.         return radeon_gart_table_vram_alloc(rdev);
  461. }
  462.  
  463. int r600_pcie_gart_enable(struct radeon_device *rdev)
  464. {
  465.         u32 tmp;
  466.         int r, i;
  467.  
  468.         if (rdev->gart.table.vram.robj == NULL) {
  469.                 dev_err(rdev->dev, "No VRAM object for PCIE GART.\n");
  470.                 return -EINVAL;
  471.         }
  472.         r = radeon_gart_table_vram_pin(rdev);
  473.         if (r)
  474.                 return r;
  475.         radeon_gart_restore(rdev);
  476.  
  477.         /* Setup L2 cache */
  478.         WREG32(VM_L2_CNTL, ENABLE_L2_CACHE | ENABLE_L2_FRAGMENT_PROCESSING |
  479.                                 ENABLE_L2_PTE_CACHE_LRU_UPDATE_BY_WRITE |
  480.                                 EFFECTIVE_L2_QUEUE_SIZE(7));
  481.         WREG32(VM_L2_CNTL2, 0);
  482.         WREG32(VM_L2_CNTL3, BANK_SELECT_0(0) | BANK_SELECT_1(1));
  483.         /* Setup TLB control */
  484.         tmp = ENABLE_L1_TLB | ENABLE_L1_FRAGMENT_PROCESSING |
  485.                 SYSTEM_ACCESS_MODE_NOT_IN_SYS |
  486.                 EFFECTIVE_L1_TLB_SIZE(5) | EFFECTIVE_L1_QUEUE_SIZE(5) |
  487.                 ENABLE_WAIT_L2_QUERY;
  488.         WREG32(MC_VM_L1_TLB_MCB_RD_SYS_CNTL, tmp);
  489.         WREG32(MC_VM_L1_TLB_MCB_WR_SYS_CNTL, tmp);
  490.         WREG32(MC_VM_L1_TLB_MCB_RD_HDP_CNTL, tmp | ENABLE_L1_STRICT_ORDERING);
  491.         WREG32(MC_VM_L1_TLB_MCB_WR_HDP_CNTL, tmp);
  492.         WREG32(MC_VM_L1_TLB_MCD_RD_A_CNTL, tmp);
  493.         WREG32(MC_VM_L1_TLB_MCD_WR_A_CNTL, tmp);
  494.         WREG32(MC_VM_L1_TLB_MCD_RD_B_CNTL, tmp);
  495.         WREG32(MC_VM_L1_TLB_MCD_WR_B_CNTL, tmp);
  496.         WREG32(MC_VM_L1_TLB_MCB_RD_GFX_CNTL, tmp);
  497.         WREG32(MC_VM_L1_TLB_MCB_WR_GFX_CNTL, tmp);
  498.         WREG32(MC_VM_L1_TLB_MCB_RD_PDMA_CNTL, tmp);
  499.         WREG32(MC_VM_L1_TLB_MCB_WR_PDMA_CNTL, tmp);
  500.         WREG32(MC_VM_L1_TLB_MCB_RD_SEM_CNTL, tmp | ENABLE_SEMAPHORE_MODE);
  501.         WREG32(MC_VM_L1_TLB_MCB_WR_SEM_CNTL, tmp | ENABLE_SEMAPHORE_MODE);
  502.         WREG32(VM_CONTEXT0_PAGE_TABLE_START_ADDR, rdev->mc.gtt_start >> 12);
  503.         WREG32(VM_CONTEXT0_PAGE_TABLE_END_ADDR, rdev->mc.gtt_end >> 12);
  504.         WREG32(VM_CONTEXT0_PAGE_TABLE_BASE_ADDR, rdev->gart.table_addr >> 12);
  505.         WREG32(VM_CONTEXT0_CNTL, ENABLE_CONTEXT | PAGE_TABLE_DEPTH(0) |
  506.                                 RANGE_PROTECTION_FAULT_ENABLE_DEFAULT);
  507.         WREG32(VM_CONTEXT0_PROTECTION_FAULT_DEFAULT_ADDR,
  508.                         (u32)(rdev->dummy_page.addr >> 12));
  509.         for (i = 1; i < 7; i++)
  510.                 WREG32(VM_CONTEXT0_CNTL + (i * 4), 0);
  511.  
  512.         r600_pcie_gart_tlb_flush(rdev);
  513.         rdev->gart.ready = true;
  514.         return 0;
  515. }
  516.  
  517. void r600_pcie_gart_disable(struct radeon_device *rdev)
  518. {
  519.         u32 tmp;
  520.         int i, r;
  521.  
  522.         /* Disable all tables */
  523.         for (i = 0; i < 7; i++)
  524.                 WREG32(VM_CONTEXT0_CNTL + (i * 4), 0);
  525.  
  526.         /* Disable L2 cache */
  527.         WREG32(VM_L2_CNTL, ENABLE_L2_FRAGMENT_PROCESSING |
  528.                                 EFFECTIVE_L2_QUEUE_SIZE(7));
  529.         WREG32(VM_L2_CNTL3, BANK_SELECT_0(0) | BANK_SELECT_1(1));
  530.         /* Setup L1 TLB control */
  531.         tmp = EFFECTIVE_L1_TLB_SIZE(5) | EFFECTIVE_L1_QUEUE_SIZE(5) |
  532.                 ENABLE_WAIT_L2_QUERY;
  533.         WREG32(MC_VM_L1_TLB_MCD_RD_A_CNTL, tmp);
  534.         WREG32(MC_VM_L1_TLB_MCD_WR_A_CNTL, tmp);
  535.         WREG32(MC_VM_L1_TLB_MCD_RD_B_CNTL, tmp);
  536.         WREG32(MC_VM_L1_TLB_MCD_WR_B_CNTL, tmp);
  537.         WREG32(MC_VM_L1_TLB_MCB_RD_GFX_CNTL, tmp);
  538.         WREG32(MC_VM_L1_TLB_MCB_WR_GFX_CNTL, tmp);
  539.         WREG32(MC_VM_L1_TLB_MCB_RD_PDMA_CNTL, tmp);
  540.         WREG32(MC_VM_L1_TLB_MCB_WR_PDMA_CNTL, tmp);
  541.         WREG32(MC_VM_L1_TLB_MCB_RD_SEM_CNTL, tmp);
  542.         WREG32(MC_VM_L1_TLB_MCB_WR_SEM_CNTL, tmp);
  543.         WREG32(MC_VM_L1_TLB_MCB_RD_SYS_CNTL, tmp);
  544.         WREG32(MC_VM_L1_TLB_MCB_WR_SYS_CNTL, tmp);
  545.         WREG32(MC_VM_L1_TLB_MCB_RD_HDP_CNTL, tmp);
  546.         WREG32(MC_VM_L1_TLB_MCB_WR_HDP_CNTL, tmp);
  547.         if (rdev->gart.table.vram.robj) {
  548.                 r = radeon_bo_reserve(rdev->gart.table.vram.robj, false);
  549.                 if (likely(r == 0)) {
  550.                         radeon_bo_kunmap(rdev->gart.table.vram.robj);
  551.                         radeon_bo_unpin(rdev->gart.table.vram.robj);
  552.                         radeon_bo_unreserve(rdev->gart.table.vram.robj);
  553.                 }
  554.         }
  555. }
  556.  
  557. void r600_pcie_gart_fini(struct radeon_device *rdev)
  558. {
  559.         radeon_gart_fini(rdev);
  560.         r600_pcie_gart_disable(rdev);
  561.         radeon_gart_table_vram_free(rdev);
  562. }
  563.  
  564. void r600_agp_enable(struct radeon_device *rdev)
  565. {
  566.         u32 tmp;
  567.         int i;
  568.  
  569.         /* Setup L2 cache */
  570.         WREG32(VM_L2_CNTL, ENABLE_L2_CACHE | ENABLE_L2_FRAGMENT_PROCESSING |
  571.                                 ENABLE_L2_PTE_CACHE_LRU_UPDATE_BY_WRITE |
  572.                                 EFFECTIVE_L2_QUEUE_SIZE(7));
  573.         WREG32(VM_L2_CNTL2, 0);
  574.         WREG32(VM_L2_CNTL3, BANK_SELECT_0(0) | BANK_SELECT_1(1));
  575.         /* Setup TLB control */
  576.         tmp = ENABLE_L1_TLB | ENABLE_L1_FRAGMENT_PROCESSING |
  577.                 SYSTEM_ACCESS_MODE_NOT_IN_SYS |
  578.                 EFFECTIVE_L1_TLB_SIZE(5) | EFFECTIVE_L1_QUEUE_SIZE(5) |
  579.                 ENABLE_WAIT_L2_QUERY;
  580.         WREG32(MC_VM_L1_TLB_MCB_RD_SYS_CNTL, tmp);
  581.         WREG32(MC_VM_L1_TLB_MCB_WR_SYS_CNTL, tmp);
  582.         WREG32(MC_VM_L1_TLB_MCB_RD_HDP_CNTL, tmp | ENABLE_L1_STRICT_ORDERING);
  583.         WREG32(MC_VM_L1_TLB_MCB_WR_HDP_CNTL, tmp);
  584.         WREG32(MC_VM_L1_TLB_MCD_RD_A_CNTL, tmp);
  585.         WREG32(MC_VM_L1_TLB_MCD_WR_A_CNTL, tmp);
  586.         WREG32(MC_VM_L1_TLB_MCD_RD_B_CNTL, tmp);
  587.         WREG32(MC_VM_L1_TLB_MCD_WR_B_CNTL, tmp);
  588.         WREG32(MC_VM_L1_TLB_MCB_RD_GFX_CNTL, tmp);
  589.         WREG32(MC_VM_L1_TLB_MCB_WR_GFX_CNTL, tmp);
  590.         WREG32(MC_VM_L1_TLB_MCB_RD_PDMA_CNTL, tmp);
  591.         WREG32(MC_VM_L1_TLB_MCB_WR_PDMA_CNTL, tmp);
  592.         WREG32(MC_VM_L1_TLB_MCB_RD_SEM_CNTL, tmp | ENABLE_SEMAPHORE_MODE);
  593.         WREG32(MC_VM_L1_TLB_MCB_WR_SEM_CNTL, tmp | ENABLE_SEMAPHORE_MODE);
  594.         for (i = 0; i < 7; i++)
  595.                 WREG32(VM_CONTEXT0_CNTL + (i * 4), 0);
  596. }
  597.  
  598. int r600_mc_wait_for_idle(struct radeon_device *rdev)
  599. {
  600.         unsigned i;
  601.         u32 tmp;
  602.  
  603.         for (i = 0; i < rdev->usec_timeout; i++) {
  604.                 /* read MC_STATUS */
  605.                 tmp = RREG32(R_000E50_SRBM_STATUS) & 0x3F00;
  606.                 if (!tmp)
  607.         return 0;
  608.                 udelay(1);
  609.         }
  610.         return -1;
  611. }
  612.  
  613. static void r600_mc_program(struct radeon_device *rdev)
  614. {
  615.         struct rv515_mc_save save;
  616.         u32 tmp;
  617.         int i, j;
  618.  
  619.         /* Initialize HDP */
  620.         for (i = 0, j = 0; i < 32; i++, j += 0x18) {
  621.                 WREG32((0x2c14 + j), 0x00000000);
  622.                 WREG32((0x2c18 + j), 0x00000000);
  623.                 WREG32((0x2c1c + j), 0x00000000);
  624.                 WREG32((0x2c20 + j), 0x00000000);
  625.                 WREG32((0x2c24 + j), 0x00000000);
  626.         }
  627.         WREG32(HDP_REG_COHERENCY_FLUSH_CNTL, 0);
  628.  
  629.         rv515_mc_stop(rdev, &save);
  630.         if (r600_mc_wait_for_idle(rdev)) {
  631.                 dev_warn(rdev->dev, "Wait for MC idle timedout !\n");
  632.         }
  633.         /* Lockout access through VGA aperture (doesn't exist before R600) */
  634.         WREG32(VGA_HDP_CONTROL, VGA_MEMORY_DISABLE);
  635.         /* Update configuration */
  636.         if (rdev->flags & RADEON_IS_AGP) {
  637.                 if (rdev->mc.vram_start < rdev->mc.gtt_start) {
  638.                         /* VRAM before AGP */
  639.                         WREG32(MC_VM_SYSTEM_APERTURE_LOW_ADDR,
  640.                                 rdev->mc.vram_start >> 12);
  641.                         WREG32(MC_VM_SYSTEM_APERTURE_HIGH_ADDR,
  642.                                 rdev->mc.gtt_end >> 12);
  643.                 } else {
  644.                         /* VRAM after AGP */
  645.                         WREG32(MC_VM_SYSTEM_APERTURE_LOW_ADDR,
  646.                                 rdev->mc.gtt_start >> 12);
  647.                         WREG32(MC_VM_SYSTEM_APERTURE_HIGH_ADDR,
  648.                                 rdev->mc.vram_end >> 12);
  649.                 }
  650.         } else {
  651.                 WREG32(MC_VM_SYSTEM_APERTURE_LOW_ADDR, rdev->mc.vram_start >> 12);
  652.                 WREG32(MC_VM_SYSTEM_APERTURE_HIGH_ADDR, rdev->mc.vram_end >> 12);
  653.         }
  654.         WREG32(MC_VM_SYSTEM_APERTURE_DEFAULT_ADDR, 0);
  655.         tmp = ((rdev->mc.vram_end >> 24) & 0xFFFF) << 16;
  656.         tmp |= ((rdev->mc.vram_start >> 24) & 0xFFFF);
  657.         WREG32(MC_VM_FB_LOCATION, tmp);
  658.         WREG32(HDP_NONSURFACE_BASE, (rdev->mc.vram_start >> 8));
  659.         WREG32(HDP_NONSURFACE_INFO, (2 << 7));
  660.         WREG32(HDP_NONSURFACE_SIZE, 0x3FFFFFFF);
  661.         if (rdev->flags & RADEON_IS_AGP) {
  662.                 WREG32(MC_VM_AGP_TOP, rdev->mc.gtt_end >> 22);
  663.                 WREG32(MC_VM_AGP_BOT, rdev->mc.gtt_start >> 22);
  664.                 WREG32(MC_VM_AGP_BASE, rdev->mc.agp_base >> 22);
  665.         } else {
  666.                 WREG32(MC_VM_AGP_BASE, 0);
  667.                 WREG32(MC_VM_AGP_TOP, 0x0FFFFFFF);
  668.                 WREG32(MC_VM_AGP_BOT, 0x0FFFFFFF);
  669.         }
  670.         if (r600_mc_wait_for_idle(rdev)) {
  671.                 dev_warn(rdev->dev, "Wait for MC idle timedout !\n");
  672.         }
  673.         rv515_mc_resume(rdev, &save);
  674.         /* we need to own VRAM, so turn off the VGA renderer here
  675.          * to stop it overwriting our objects */
  676.         rv515_vga_render_disable(rdev);
  677. }
  678.  
  679. /**
  680.  * r600_vram_gtt_location - try to find VRAM & GTT location
  681.  * @rdev: radeon device structure holding all necessary informations
  682.  * @mc: memory controller structure holding memory informations
  683.  *
  684.  * Function will place try to place VRAM at same place as in CPU (PCI)
  685.  * address space as some GPU seems to have issue when we reprogram at
  686.  * different address space.
  687.  *
  688.  * If there is not enough space to fit the unvisible VRAM after the
  689.  * aperture then we limit the VRAM size to the aperture.
  690.  *
  691.  * If we are using AGP then place VRAM adjacent to AGP aperture are we need
  692.  * them to be in one from GPU point of view so that we can program GPU to
  693.  * catch access outside them (weird GPU policy see ??).
  694.  *
  695.  * This function will never fails, worst case are limiting VRAM or GTT.
  696.  *
  697.  * Note: GTT start, end, size should be initialized before calling this
  698.  * function on AGP platform.
  699.  */
  700. static void r600_vram_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc)
  701. {
  702.         u64 size_bf, size_af;
  703.  
  704.         if (mc->mc_vram_size > 0xE0000000) {
  705.                 /* leave room for at least 512M GTT */
  706.                 dev_warn(rdev->dev, "limiting VRAM\n");
  707.                 mc->real_vram_size = 0xE0000000;
  708.                 mc->mc_vram_size = 0xE0000000;
  709.         }
  710.         if (rdev->flags & RADEON_IS_AGP) {
  711.                 size_bf = mc->gtt_start;
  712.                 size_af = 0xFFFFFFFF - mc->gtt_end + 1;
  713.                 if (size_bf > size_af) {
  714.                         if (mc->mc_vram_size > size_bf) {
  715.                                 dev_warn(rdev->dev, "limiting VRAM\n");
  716.                                 mc->real_vram_size = size_bf;
  717.                                 mc->mc_vram_size = size_bf;
  718.                         }
  719.                         mc->vram_start = mc->gtt_start - mc->mc_vram_size;
  720.                 } else {
  721.                         if (mc->mc_vram_size > size_af) {
  722.                                 dev_warn(rdev->dev, "limiting VRAM\n");
  723.                                 mc->real_vram_size = size_af;
  724.                                 mc->mc_vram_size = size_af;
  725.                         }
  726.                         mc->vram_start = mc->gtt_end;
  727.                 }
  728.                 mc->vram_end = mc->vram_start + mc->mc_vram_size - 1;
  729.                 dev_info(rdev->dev, "VRAM: %lluM 0x%08llX - 0x%08llX (%lluM used)\n",
  730.                                 mc->mc_vram_size >> 20, mc->vram_start,
  731.                                 mc->vram_end, mc->real_vram_size >> 20);
  732.         } else {
  733.                 u64 base = 0;
  734.                 if (rdev->flags & RADEON_IS_IGP) {
  735.                         base = RREG32(MC_VM_FB_LOCATION) & 0xFFFF;
  736.                         base <<= 24;
  737.                 }
  738.                 radeon_vram_location(rdev, &rdev->mc, base);
  739.                 rdev->mc.gtt_base_align = 0;
  740.                 radeon_gtt_location(rdev, mc);
  741.         }
  742. }
  743.  
  744. int r600_mc_init(struct radeon_device *rdev)
  745. {
  746.         u32 tmp;
  747.         int chansize, numchan;
  748.  
  749.         /* Get VRAM informations */
  750.         rdev->mc.vram_is_ddr = true;
  751.         tmp = RREG32(RAMCFG);
  752.         if (tmp & CHANSIZE_OVERRIDE) {
  753.                 chansize = 16;
  754.         } else if (tmp & CHANSIZE_MASK) {
  755.                 chansize = 64;
  756.         } else {
  757.                 chansize = 32;
  758.         }
  759.         tmp = RREG32(CHMAP);
  760.         switch ((tmp & NOOFCHAN_MASK) >> NOOFCHAN_SHIFT) {
  761.         case 0:
  762.         default:
  763.                 numchan = 1;
  764.                 break;
  765.         case 1:
  766.                 numchan = 2;
  767.                 break;
  768.         case 2:
  769.                 numchan = 4;
  770.                 break;
  771.         case 3:
  772.                 numchan = 8;
  773.                 break;
  774.         }
  775.         rdev->mc.vram_width = numchan * chansize;
  776.         /* Could aper size report 0 ? */
  777.         rdev->mc.aper_base = pci_resource_start(rdev->pdev, 0);
  778.         rdev->mc.aper_size = pci_resource_len(rdev->pdev, 0);
  779.         /* Setup GPU memory space */
  780.         rdev->mc.mc_vram_size = RREG32(CONFIG_MEMSIZE);
  781.         rdev->mc.real_vram_size = RREG32(CONFIG_MEMSIZE);
  782.         rdev->mc.visible_vram_size = rdev->mc.aper_size;
  783.         r600_vram_gtt_location(rdev, &rdev->mc);
  784.  
  785.         if (rdev->flags & RADEON_IS_IGP) {
  786.                 rs690_pm_info(rdev);
  787.                 rdev->mc.igp_sideport_enabled = radeon_atombios_sideport_present(rdev);
  788.         }
  789.         radeon_update_bandwidth_info(rdev);
  790.         return 0;
  791. }
  792.  
  793. /* We doesn't check that the GPU really needs a reset we simply do the
  794.  * reset, it's up to the caller to determine if the GPU needs one. We
  795.  * might add an helper function to check that.
  796.  */
  797. int r600_gpu_soft_reset(struct radeon_device *rdev)
  798. {
  799.         struct rv515_mc_save save;
  800.         u32 grbm_busy_mask = S_008010_VC_BUSY(1) | S_008010_VGT_BUSY_NO_DMA(1) |
  801.                                 S_008010_VGT_BUSY(1) | S_008010_TA03_BUSY(1) |
  802.                                 S_008010_TC_BUSY(1) | S_008010_SX_BUSY(1) |
  803.                                 S_008010_SH_BUSY(1) | S_008010_SPI03_BUSY(1) |
  804.                                 S_008010_SMX_BUSY(1) | S_008010_SC_BUSY(1) |
  805.                                 S_008010_PA_BUSY(1) | S_008010_DB03_BUSY(1) |
  806.                                 S_008010_CR_BUSY(1) | S_008010_CB03_BUSY(1) |
  807.                                 S_008010_GUI_ACTIVE(1);
  808.         u32 grbm2_busy_mask = S_008014_SPI0_BUSY(1) | S_008014_SPI1_BUSY(1) |
  809.                         S_008014_SPI2_BUSY(1) | S_008014_SPI3_BUSY(1) |
  810.                         S_008014_TA0_BUSY(1) | S_008014_TA1_BUSY(1) |
  811.                         S_008014_TA2_BUSY(1) | S_008014_TA3_BUSY(1) |
  812.                         S_008014_DB0_BUSY(1) | S_008014_DB1_BUSY(1) |
  813.                         S_008014_DB2_BUSY(1) | S_008014_DB3_BUSY(1) |
  814.                         S_008014_CB0_BUSY(1) | S_008014_CB1_BUSY(1) |
  815.                         S_008014_CB2_BUSY(1) | S_008014_CB3_BUSY(1);
  816.         u32 tmp;
  817.  
  818.         if (!(RREG32(GRBM_STATUS) & GUI_ACTIVE))
  819.                 return 0;
  820.  
  821.         dev_info(rdev->dev, "GPU softreset \n");
  822.         dev_info(rdev->dev, "  R_008010_GRBM_STATUS=0x%08X\n",
  823.                 RREG32(R_008010_GRBM_STATUS));
  824.         dev_info(rdev->dev, "  R_008014_GRBM_STATUS2=0x%08X\n",
  825.                 RREG32(R_008014_GRBM_STATUS2));
  826.         dev_info(rdev->dev, "  R_000E50_SRBM_STATUS=0x%08X\n",
  827.                 RREG32(R_000E50_SRBM_STATUS));
  828.         rv515_mc_stop(rdev, &save);
  829.         if (r600_mc_wait_for_idle(rdev)) {
  830.                 dev_warn(rdev->dev, "Wait for MC idle timedout !\n");
  831.         }
  832.         /* Disable CP parsing/prefetching */
  833.         WREG32(R_0086D8_CP_ME_CNTL, S_0086D8_CP_ME_HALT(1));
  834.         /* Check if any of the rendering block is busy and reset it */
  835.         if ((RREG32(R_008010_GRBM_STATUS) & grbm_busy_mask) ||
  836.             (RREG32(R_008014_GRBM_STATUS2) & grbm2_busy_mask)) {
  837.                 tmp = S_008020_SOFT_RESET_CR(1) |
  838.                         S_008020_SOFT_RESET_DB(1) |
  839.                         S_008020_SOFT_RESET_CB(1) |
  840.                         S_008020_SOFT_RESET_PA(1) |
  841.                         S_008020_SOFT_RESET_SC(1) |
  842.                         S_008020_SOFT_RESET_SMX(1) |
  843.                         S_008020_SOFT_RESET_SPI(1) |
  844.                         S_008020_SOFT_RESET_SX(1) |
  845.                         S_008020_SOFT_RESET_SH(1) |
  846.                         S_008020_SOFT_RESET_TC(1) |
  847.                         S_008020_SOFT_RESET_TA(1) |
  848.                         S_008020_SOFT_RESET_VC(1) |
  849.                         S_008020_SOFT_RESET_VGT(1);
  850.                 dev_info(rdev->dev, "  R_008020_GRBM_SOFT_RESET=0x%08X\n", tmp);
  851.                 WREG32(R_008020_GRBM_SOFT_RESET, tmp);
  852.                 RREG32(R_008020_GRBM_SOFT_RESET);
  853.                 mdelay(15);
  854.                 WREG32(R_008020_GRBM_SOFT_RESET, 0);
  855.         }
  856.         /* Reset CP (we always reset CP) */
  857.         tmp = S_008020_SOFT_RESET_CP(1);
  858.         dev_info(rdev->dev, "R_008020_GRBM_SOFT_RESET=0x%08X\n", tmp);
  859.         WREG32(R_008020_GRBM_SOFT_RESET, tmp);
  860.         RREG32(R_008020_GRBM_SOFT_RESET);
  861.         mdelay(15);
  862.         WREG32(R_008020_GRBM_SOFT_RESET, 0);
  863.         /* Wait a little for things to settle down */
  864.         mdelay(1);
  865.         dev_info(rdev->dev, "  R_008010_GRBM_STATUS=0x%08X\n",
  866.                 RREG32(R_008010_GRBM_STATUS));
  867.         dev_info(rdev->dev, "  R_008014_GRBM_STATUS2=0x%08X\n",
  868.                 RREG32(R_008014_GRBM_STATUS2));
  869.         dev_info(rdev->dev, "  R_000E50_SRBM_STATUS=0x%08X\n",
  870.                 RREG32(R_000E50_SRBM_STATUS));
  871.         rv515_mc_resume(rdev, &save);
  872.         return 0;
  873. }
  874.  
  875. bool r600_gpu_is_lockup(struct radeon_device *rdev)
  876. {
  877.         u32 srbm_status;
  878.         u32 grbm_status;
  879.         u32 grbm_status2;
  880.         struct r100_gpu_lockup *lockup;
  881.         int r;
  882.  
  883.         if (rdev->family >= CHIP_RV770)
  884.                 lockup = &rdev->config.rv770.lockup;
  885.         else
  886.                 lockup = &rdev->config.r600.lockup;
  887.  
  888.         srbm_status = RREG32(R_000E50_SRBM_STATUS);
  889.         grbm_status = RREG32(R_008010_GRBM_STATUS);
  890.         grbm_status2 = RREG32(R_008014_GRBM_STATUS2);
  891.         if (!G_008010_GUI_ACTIVE(grbm_status)) {
  892.                 r100_gpu_lockup_update(lockup, &rdev->cp);
  893.                 return false;
  894.         }
  895.         /* force CP activities */
  896.         r = radeon_ring_lock(rdev, 2);
  897.         if (!r) {
  898.                 /* PACKET2 NOP */
  899.                 radeon_ring_write(rdev, 0x80000000);
  900.                 radeon_ring_write(rdev, 0x80000000);
  901.                 radeon_ring_unlock_commit(rdev);
  902.         }
  903.         rdev->cp.rptr = RREG32(R600_CP_RB_RPTR);
  904.         return r100_gpu_cp_is_lockup(rdev, lockup, &rdev->cp);
  905. }
  906.  
  907. int r600_asic_reset(struct radeon_device *rdev)
  908. {
  909.         return r600_gpu_soft_reset(rdev);
  910. }
  911.  
  912. static u32 r600_get_tile_pipe_to_backend_map(u32 num_tile_pipes,
  913.                                              u32 num_backends,
  914.                                              u32 backend_disable_mask)
  915. {
  916.         u32 backend_map = 0;
  917.         u32 enabled_backends_mask;
  918.         u32 enabled_backends_count;
  919.         u32 cur_pipe;
  920.         u32 swizzle_pipe[R6XX_MAX_PIPES];
  921.         u32 cur_backend;
  922.         u32 i;
  923.  
  924.         if (num_tile_pipes > R6XX_MAX_PIPES)
  925.                 num_tile_pipes = R6XX_MAX_PIPES;
  926.         if (num_tile_pipes < 1)
  927.                 num_tile_pipes = 1;
  928.         if (num_backends > R6XX_MAX_BACKENDS)
  929.                 num_backends = R6XX_MAX_BACKENDS;
  930.         if (num_backends < 1)
  931.                 num_backends = 1;
  932.  
  933.         enabled_backends_mask = 0;
  934.         enabled_backends_count = 0;
  935.         for (i = 0; i < R6XX_MAX_BACKENDS; ++i) {
  936.                 if (((backend_disable_mask >> i) & 1) == 0) {
  937.                         enabled_backends_mask |= (1 << i);
  938.                         ++enabled_backends_count;
  939.                 }
  940.                 if (enabled_backends_count == num_backends)
  941.                         break;
  942.         }
  943.  
  944.         if (enabled_backends_count == 0) {
  945.                 enabled_backends_mask = 1;
  946.                 enabled_backends_count = 1;
  947.         }
  948.  
  949.         if (enabled_backends_count != num_backends)
  950.                 num_backends = enabled_backends_count;
  951.  
  952.         memset((uint8_t *)&swizzle_pipe[0], 0, sizeof(u32) * R6XX_MAX_PIPES);
  953.         switch (num_tile_pipes) {
  954.         case 1:
  955.                 swizzle_pipe[0] = 0;
  956.                 break;
  957.         case 2:
  958.                 swizzle_pipe[0] = 0;
  959.                 swizzle_pipe[1] = 1;
  960.                 break;
  961.         case 3:
  962.                 swizzle_pipe[0] = 0;
  963.                 swizzle_pipe[1] = 1;
  964.                 swizzle_pipe[2] = 2;
  965.                 break;
  966.         case 4:
  967.                 swizzle_pipe[0] = 0;
  968.                 swizzle_pipe[1] = 1;
  969.                 swizzle_pipe[2] = 2;
  970.                 swizzle_pipe[3] = 3;
  971.                 break;
  972.         case 5:
  973.                 swizzle_pipe[0] = 0;
  974.                 swizzle_pipe[1] = 1;
  975.                 swizzle_pipe[2] = 2;
  976.                 swizzle_pipe[3] = 3;
  977.                 swizzle_pipe[4] = 4;
  978.                 break;
  979.         case 6:
  980.                 swizzle_pipe[0] = 0;
  981.                 swizzle_pipe[1] = 2;
  982.                 swizzle_pipe[2] = 4;
  983.                 swizzle_pipe[3] = 5;
  984.                 swizzle_pipe[4] = 1;
  985.                 swizzle_pipe[5] = 3;
  986.                 break;
  987.         case 7:
  988.                 swizzle_pipe[0] = 0;
  989.                 swizzle_pipe[1] = 2;
  990.                 swizzle_pipe[2] = 4;
  991.                 swizzle_pipe[3] = 6;
  992.                 swizzle_pipe[4] = 1;
  993.                 swizzle_pipe[5] = 3;
  994.                 swizzle_pipe[6] = 5;
  995.                 break;
  996.         case 8:
  997.                 swizzle_pipe[0] = 0;
  998.                 swizzle_pipe[1] = 2;
  999.                 swizzle_pipe[2] = 4;
  1000.                 swizzle_pipe[3] = 6;
  1001.                 swizzle_pipe[4] = 1;
  1002.                 swizzle_pipe[5] = 3;
  1003.                 swizzle_pipe[6] = 5;
  1004.                 swizzle_pipe[7] = 7;
  1005.                 break;
  1006.         }
  1007.  
  1008.         cur_backend = 0;
  1009.         for (cur_pipe = 0; cur_pipe < num_tile_pipes; ++cur_pipe) {
  1010.                 while (((1 << cur_backend) & enabled_backends_mask) == 0)
  1011.                         cur_backend = (cur_backend + 1) % R6XX_MAX_BACKENDS;
  1012.  
  1013.                 backend_map |= (u32)(((cur_backend & 3) << (swizzle_pipe[cur_pipe] * 2)));
  1014.  
  1015.                 cur_backend = (cur_backend + 1) % R6XX_MAX_BACKENDS;
  1016.         }
  1017.  
  1018.         return backend_map;
  1019. }
  1020.  
  1021. int r600_count_pipe_bits(uint32_t val)
  1022. {
  1023.         int i, ret = 0;
  1024.  
  1025.         for (i = 0; i < 32; i++) {
  1026.                 ret += val & 1;
  1027.                 val >>= 1;
  1028.         }
  1029.         return ret;
  1030. }
  1031.  
  1032. void r600_gpu_init(struct radeon_device *rdev)
  1033. {
  1034.         u32 tiling_config;
  1035.         u32 ramcfg;
  1036.         u32 backend_map;
  1037.         u32 cc_rb_backend_disable;
  1038.         u32 cc_gc_shader_pipe_config;
  1039.         u32 tmp;
  1040.         int i, j;
  1041.         u32 sq_config;
  1042.         u32 sq_gpr_resource_mgmt_1 = 0;
  1043.         u32 sq_gpr_resource_mgmt_2 = 0;
  1044.         u32 sq_thread_resource_mgmt = 0;
  1045.         u32 sq_stack_resource_mgmt_1 = 0;
  1046.         u32 sq_stack_resource_mgmt_2 = 0;
  1047.  
  1048.         /* FIXME: implement */
  1049.         switch (rdev->family) {
  1050.         case CHIP_R600:
  1051.                 rdev->config.r600.max_pipes = 4;
  1052.                 rdev->config.r600.max_tile_pipes = 8;
  1053.                 rdev->config.r600.max_simds = 4;
  1054.                 rdev->config.r600.max_backends = 4;
  1055.                 rdev->config.r600.max_gprs = 256;
  1056.                 rdev->config.r600.max_threads = 192;
  1057.                 rdev->config.r600.max_stack_entries = 256;
  1058.                 rdev->config.r600.max_hw_contexts = 8;
  1059.                 rdev->config.r600.max_gs_threads = 16;
  1060.                 rdev->config.r600.sx_max_export_size = 128;
  1061.                 rdev->config.r600.sx_max_export_pos_size = 16;
  1062.                 rdev->config.r600.sx_max_export_smx_size = 128;
  1063.                 rdev->config.r600.sq_num_cf_insts = 2;
  1064.                 break;
  1065.         case CHIP_RV630:
  1066.         case CHIP_RV635:
  1067.                 rdev->config.r600.max_pipes = 2;
  1068.                 rdev->config.r600.max_tile_pipes = 2;
  1069.                 rdev->config.r600.max_simds = 3;
  1070.                 rdev->config.r600.max_backends = 1;
  1071.                 rdev->config.r600.max_gprs = 128;
  1072.                 rdev->config.r600.max_threads = 192;
  1073.                 rdev->config.r600.max_stack_entries = 128;
  1074.                 rdev->config.r600.max_hw_contexts = 8;
  1075.                 rdev->config.r600.max_gs_threads = 4;
  1076.                 rdev->config.r600.sx_max_export_size = 128;
  1077.                 rdev->config.r600.sx_max_export_pos_size = 16;
  1078.                 rdev->config.r600.sx_max_export_smx_size = 128;
  1079.                 rdev->config.r600.sq_num_cf_insts = 2;
  1080.                 break;
  1081.         case CHIP_RV610:
  1082.         case CHIP_RV620:
  1083.         case CHIP_RS780:
  1084.         case CHIP_RS880:
  1085.                 rdev->config.r600.max_pipes = 1;
  1086.                 rdev->config.r600.max_tile_pipes = 1;
  1087.                 rdev->config.r600.max_simds = 2;
  1088.                 rdev->config.r600.max_backends = 1;
  1089.                 rdev->config.r600.max_gprs = 128;
  1090.                 rdev->config.r600.max_threads = 192;
  1091.                 rdev->config.r600.max_stack_entries = 128;
  1092.                 rdev->config.r600.max_hw_contexts = 4;
  1093.                 rdev->config.r600.max_gs_threads = 4;
  1094.                 rdev->config.r600.sx_max_export_size = 128;
  1095.                 rdev->config.r600.sx_max_export_pos_size = 16;
  1096.                 rdev->config.r600.sx_max_export_smx_size = 128;
  1097.                 rdev->config.r600.sq_num_cf_insts = 1;
  1098.                 break;
  1099.         case CHIP_RV670:
  1100.                 rdev->config.r600.max_pipes = 4;
  1101.                 rdev->config.r600.max_tile_pipes = 4;
  1102.                 rdev->config.r600.max_simds = 4;
  1103.                 rdev->config.r600.max_backends = 4;
  1104.                 rdev->config.r600.max_gprs = 192;
  1105.                 rdev->config.r600.max_threads = 192;
  1106.                 rdev->config.r600.max_stack_entries = 256;
  1107.                 rdev->config.r600.max_hw_contexts = 8;
  1108.                 rdev->config.r600.max_gs_threads = 16;
  1109.                 rdev->config.r600.sx_max_export_size = 128;
  1110.                 rdev->config.r600.sx_max_export_pos_size = 16;
  1111.                 rdev->config.r600.sx_max_export_smx_size = 128;
  1112.                 rdev->config.r600.sq_num_cf_insts = 2;
  1113.                 break;
  1114.         default:
  1115.                 break;
  1116.         }
  1117.  
  1118.         /* Initialize HDP */
  1119.         for (i = 0, j = 0; i < 32; i++, j += 0x18) {
  1120.                 WREG32((0x2c14 + j), 0x00000000);
  1121.                 WREG32((0x2c18 + j), 0x00000000);
  1122.                 WREG32((0x2c1c + j), 0x00000000);
  1123.                 WREG32((0x2c20 + j), 0x00000000);
  1124.                 WREG32((0x2c24 + j), 0x00000000);
  1125.         }
  1126.  
  1127.         WREG32(GRBM_CNTL, GRBM_READ_TIMEOUT(0xff));
  1128.  
  1129.         /* Setup tiling */
  1130.         tiling_config = 0;
  1131.         ramcfg = RREG32(RAMCFG);
  1132.         switch (rdev->config.r600.max_tile_pipes) {
  1133.         case 1:
  1134.                 tiling_config |= PIPE_TILING(0);
  1135.                 break;
  1136.         case 2:
  1137.                 tiling_config |= PIPE_TILING(1);
  1138.                 break;
  1139.         case 4:
  1140.                 tiling_config |= PIPE_TILING(2);
  1141.                 break;
  1142.         case 8:
  1143.                 tiling_config |= PIPE_TILING(3);
  1144.                 break;
  1145.         default:
  1146.                 break;
  1147.         }
  1148.         rdev->config.r600.tiling_npipes = rdev->config.r600.max_tile_pipes;
  1149.         rdev->config.r600.tiling_nbanks = 4 << ((ramcfg & NOOFBANK_MASK) >> NOOFBANK_SHIFT);
  1150.         tiling_config |= BANK_TILING((ramcfg & NOOFBANK_MASK) >> NOOFBANK_SHIFT);
  1151.         tiling_config |= GROUP_SIZE((ramcfg & BURSTLENGTH_MASK) >> BURSTLENGTH_SHIFT);
  1152.         if ((ramcfg & BURSTLENGTH_MASK) >> BURSTLENGTH_SHIFT)
  1153.                 rdev->config.r600.tiling_group_size = 512;
  1154.         else
  1155.         rdev->config.r600.tiling_group_size = 256;
  1156.         tmp = (ramcfg & NOOFROWS_MASK) >> NOOFROWS_SHIFT;
  1157.         if (tmp > 3) {
  1158.                 tiling_config |= ROW_TILING(3);
  1159.                 tiling_config |= SAMPLE_SPLIT(3);
  1160.         } else {
  1161.                 tiling_config |= ROW_TILING(tmp);
  1162.                 tiling_config |= SAMPLE_SPLIT(tmp);
  1163.         }
  1164.         tiling_config |= BANK_SWAPS(1);
  1165.  
  1166.         cc_rb_backend_disable = RREG32(CC_RB_BACKEND_DISABLE) & 0x00ff0000;
  1167.         cc_rb_backend_disable |=
  1168.                 BACKEND_DISABLE((R6XX_MAX_BACKENDS_MASK << rdev->config.r600.max_backends) & R6XX_MAX_BACKENDS_MASK);
  1169.  
  1170.         cc_gc_shader_pipe_config = RREG32(CC_GC_SHADER_PIPE_CONFIG) & 0xffffff00;
  1171.         cc_gc_shader_pipe_config |=
  1172.                 INACTIVE_QD_PIPES((R6XX_MAX_PIPES_MASK << rdev->config.r600.max_pipes) & R6XX_MAX_PIPES_MASK);
  1173.         cc_gc_shader_pipe_config |=
  1174.                 INACTIVE_SIMDS((R6XX_MAX_SIMDS_MASK << rdev->config.r600.max_simds) & R6XX_MAX_SIMDS_MASK);
  1175.  
  1176.         backend_map = r600_get_tile_pipe_to_backend_map(rdev->config.r600.max_tile_pipes,
  1177.                                                         (R6XX_MAX_BACKENDS -
  1178.                                                          r600_count_pipe_bits((cc_rb_backend_disable &
  1179.                                                                                R6XX_MAX_BACKENDS_MASK) >> 16)),
  1180.                                                         (cc_rb_backend_disable >> 16));
  1181.         rdev->config.r600.tile_config = tiling_config;
  1182.         rdev->config.r600.backend_map = backend_map;
  1183.         tiling_config |= BACKEND_MAP(backend_map);
  1184.         WREG32(GB_TILING_CONFIG, tiling_config);
  1185.         WREG32(DCP_TILING_CONFIG, tiling_config & 0xffff);
  1186.         WREG32(HDP_TILING_CONFIG, tiling_config & 0xffff);
  1187.  
  1188.         /* Setup pipes */
  1189.         WREG32(CC_RB_BACKEND_DISABLE, cc_rb_backend_disable);
  1190.         WREG32(CC_GC_SHADER_PIPE_CONFIG, cc_gc_shader_pipe_config);
  1191.         WREG32(GC_USER_SHADER_PIPE_CONFIG, cc_gc_shader_pipe_config);
  1192.  
  1193.         tmp = R6XX_MAX_PIPES - r600_count_pipe_bits((cc_gc_shader_pipe_config & INACTIVE_QD_PIPES_MASK) >> 8);
  1194.         WREG32(VGT_OUT_DEALLOC_CNTL, (tmp * 4) & DEALLOC_DIST_MASK);
  1195.         WREG32(VGT_VERTEX_REUSE_BLOCK_CNTL, ((tmp * 4) - 2) & VTX_REUSE_DEPTH_MASK);
  1196.  
  1197.         /* Setup some CP states */
  1198.         WREG32(CP_QUEUE_THRESHOLDS, (ROQ_IB1_START(0x16) | ROQ_IB2_START(0x2b)));
  1199.         WREG32(CP_MEQ_THRESHOLDS, (MEQ_END(0x40) | ROQ_END(0x40)));
  1200.  
  1201.         WREG32(TA_CNTL_AUX, (DISABLE_CUBE_ANISO | SYNC_GRADIENT |
  1202.                              SYNC_WALKER | SYNC_ALIGNER));
  1203.         /* Setup various GPU states */
  1204.         if (rdev->family == CHIP_RV670)
  1205.                 WREG32(ARB_GDEC_RD_CNTL, 0x00000021);
  1206.  
  1207.         tmp = RREG32(SX_DEBUG_1);
  1208.         tmp |= SMX_EVENT_RELEASE;
  1209.         if ((rdev->family > CHIP_R600))
  1210.                 tmp |= ENABLE_NEW_SMX_ADDRESS;
  1211.         WREG32(SX_DEBUG_1, tmp);
  1212.  
  1213.         if (((rdev->family) == CHIP_R600) ||
  1214.             ((rdev->family) == CHIP_RV630) ||
  1215.             ((rdev->family) == CHIP_RV610) ||
  1216.             ((rdev->family) == CHIP_RV620) ||
  1217.             ((rdev->family) == CHIP_RS780) ||
  1218.             ((rdev->family) == CHIP_RS880)) {
  1219.                 WREG32(DB_DEBUG, PREZ_MUST_WAIT_FOR_POSTZ_DONE);
  1220.         } else {
  1221.                 WREG32(DB_DEBUG, 0);
  1222.         }
  1223.         WREG32(DB_WATERMARKS, (DEPTH_FREE(4) | DEPTH_CACHELINE_FREE(16) |
  1224.                                DEPTH_FLUSH(16) | DEPTH_PENDING_FREE(4)));
  1225.  
  1226.         WREG32(PA_SC_MULTI_CHIP_CNTL, 0);
  1227.         WREG32(VGT_NUM_INSTANCES, 0);
  1228.  
  1229.         WREG32(SPI_CONFIG_CNTL, GPR_WRITE_PRIORITY(0));
  1230.         WREG32(SPI_CONFIG_CNTL_1, VTX_DONE_DELAY(0));
  1231.  
  1232.         tmp = RREG32(SQ_MS_FIFO_SIZES);
  1233.         if (((rdev->family) == CHIP_RV610) ||
  1234.             ((rdev->family) == CHIP_RV620) ||
  1235.             ((rdev->family) == CHIP_RS780) ||
  1236.             ((rdev->family) == CHIP_RS880)) {
  1237.                 tmp = (CACHE_FIFO_SIZE(0xa) |
  1238.                        FETCH_FIFO_HIWATER(0xa) |
  1239.                        DONE_FIFO_HIWATER(0xe0) |
  1240.                        ALU_UPDATE_FIFO_HIWATER(0x8));
  1241.         } else if (((rdev->family) == CHIP_R600) ||
  1242.                    ((rdev->family) == CHIP_RV630)) {
  1243.                 tmp &= ~DONE_FIFO_HIWATER(0xff);
  1244.                 tmp |= DONE_FIFO_HIWATER(0x4);
  1245.         }
  1246.         WREG32(SQ_MS_FIFO_SIZES, tmp);
  1247.  
  1248.         /* SQ_CONFIG, SQ_GPR_RESOURCE_MGMT, SQ_THREAD_RESOURCE_MGMT, SQ_STACK_RESOURCE_MGMT
  1249.          * should be adjusted as needed by the 2D/3D drivers.  This just sets default values
  1250.          */
  1251.         sq_config = RREG32(SQ_CONFIG);
  1252.         sq_config &= ~(PS_PRIO(3) |
  1253.                        VS_PRIO(3) |
  1254.                        GS_PRIO(3) |
  1255.                        ES_PRIO(3));
  1256.         sq_config |= (DX9_CONSTS |
  1257.                       VC_ENABLE |
  1258.                       PS_PRIO(0) |
  1259.                       VS_PRIO(1) |
  1260.                       GS_PRIO(2) |
  1261.                       ES_PRIO(3));
  1262.  
  1263.         if ((rdev->family) == CHIP_R600) {
  1264.                 sq_gpr_resource_mgmt_1 = (NUM_PS_GPRS(124) |
  1265.                                           NUM_VS_GPRS(124) |
  1266.                                           NUM_CLAUSE_TEMP_GPRS(4));
  1267.                 sq_gpr_resource_mgmt_2 = (NUM_GS_GPRS(0) |
  1268.                                           NUM_ES_GPRS(0));
  1269.                 sq_thread_resource_mgmt = (NUM_PS_THREADS(136) |
  1270.                                            NUM_VS_THREADS(48) |
  1271.                                            NUM_GS_THREADS(4) |
  1272.                                            NUM_ES_THREADS(4));
  1273.                 sq_stack_resource_mgmt_1 = (NUM_PS_STACK_ENTRIES(128) |
  1274.                                             NUM_VS_STACK_ENTRIES(128));
  1275.                 sq_stack_resource_mgmt_2 = (NUM_GS_STACK_ENTRIES(0) |
  1276.                                             NUM_ES_STACK_ENTRIES(0));
  1277.         } else if (((rdev->family) == CHIP_RV610) ||
  1278.                    ((rdev->family) == CHIP_RV620) ||
  1279.                    ((rdev->family) == CHIP_RS780) ||
  1280.                    ((rdev->family) == CHIP_RS880)) {
  1281.                 /* no vertex cache */
  1282.                 sq_config &= ~VC_ENABLE;
  1283.  
  1284.                 sq_gpr_resource_mgmt_1 = (NUM_PS_GPRS(44) |
  1285.                                           NUM_VS_GPRS(44) |
  1286.                                           NUM_CLAUSE_TEMP_GPRS(2));
  1287.                 sq_gpr_resource_mgmt_2 = (NUM_GS_GPRS(17) |
  1288.                                           NUM_ES_GPRS(17));
  1289.                 sq_thread_resource_mgmt = (NUM_PS_THREADS(79) |
  1290.                                            NUM_VS_THREADS(78) |
  1291.                                            NUM_GS_THREADS(4) |
  1292.                                            NUM_ES_THREADS(31));
  1293.                 sq_stack_resource_mgmt_1 = (NUM_PS_STACK_ENTRIES(40) |
  1294.                                             NUM_VS_STACK_ENTRIES(40));
  1295.                 sq_stack_resource_mgmt_2 = (NUM_GS_STACK_ENTRIES(32) |
  1296.                                             NUM_ES_STACK_ENTRIES(16));
  1297.         } else if (((rdev->family) == CHIP_RV630) ||
  1298.                    ((rdev->family) == CHIP_RV635)) {
  1299.                 sq_gpr_resource_mgmt_1 = (NUM_PS_GPRS(44) |
  1300.                                           NUM_VS_GPRS(44) |
  1301.                                           NUM_CLAUSE_TEMP_GPRS(2));
  1302.                 sq_gpr_resource_mgmt_2 = (NUM_GS_GPRS(18) |
  1303.                                           NUM_ES_GPRS(18));
  1304.                 sq_thread_resource_mgmt = (NUM_PS_THREADS(79) |
  1305.                                            NUM_VS_THREADS(78) |
  1306.                                            NUM_GS_THREADS(4) |
  1307.                                            NUM_ES_THREADS(31));
  1308.                 sq_stack_resource_mgmt_1 = (NUM_PS_STACK_ENTRIES(40) |
  1309.                                             NUM_VS_STACK_ENTRIES(40));
  1310.                 sq_stack_resource_mgmt_2 = (NUM_GS_STACK_ENTRIES(32) |
  1311.                                             NUM_ES_STACK_ENTRIES(16));
  1312.         } else if ((rdev->family) == CHIP_RV670) {
  1313.                 sq_gpr_resource_mgmt_1 = (NUM_PS_GPRS(44) |
  1314.                                           NUM_VS_GPRS(44) |
  1315.                                           NUM_CLAUSE_TEMP_GPRS(2));
  1316.                 sq_gpr_resource_mgmt_2 = (NUM_GS_GPRS(17) |
  1317.                                           NUM_ES_GPRS(17));
  1318.                 sq_thread_resource_mgmt = (NUM_PS_THREADS(79) |
  1319.                                            NUM_VS_THREADS(78) |
  1320.                                            NUM_GS_THREADS(4) |
  1321.                                            NUM_ES_THREADS(31));
  1322.                 sq_stack_resource_mgmt_1 = (NUM_PS_STACK_ENTRIES(64) |
  1323.                                             NUM_VS_STACK_ENTRIES(64));
  1324.                 sq_stack_resource_mgmt_2 = (NUM_GS_STACK_ENTRIES(64) |
  1325.                                             NUM_ES_STACK_ENTRIES(64));
  1326.         }
  1327.  
  1328.         WREG32(SQ_CONFIG, sq_config);
  1329.         WREG32(SQ_GPR_RESOURCE_MGMT_1,  sq_gpr_resource_mgmt_1);
  1330.         WREG32(SQ_GPR_RESOURCE_MGMT_2,  sq_gpr_resource_mgmt_2);
  1331.         WREG32(SQ_THREAD_RESOURCE_MGMT, sq_thread_resource_mgmt);
  1332.         WREG32(SQ_STACK_RESOURCE_MGMT_1, sq_stack_resource_mgmt_1);
  1333.         WREG32(SQ_STACK_RESOURCE_MGMT_2, sq_stack_resource_mgmt_2);
  1334.  
  1335.         if (((rdev->family) == CHIP_RV610) ||
  1336.             ((rdev->family) == CHIP_RV620) ||
  1337.             ((rdev->family) == CHIP_RS780) ||
  1338.             ((rdev->family) == CHIP_RS880)) {
  1339.                 WREG32(VGT_CACHE_INVALIDATION, CACHE_INVALIDATION(TC_ONLY));
  1340.         } else {
  1341.                 WREG32(VGT_CACHE_INVALIDATION, CACHE_INVALIDATION(VC_AND_TC));
  1342.         }
  1343.  
  1344.         /* More default values. 2D/3D driver should adjust as needed */
  1345.         WREG32(PA_SC_AA_SAMPLE_LOCS_2S, (S0_X(0xc) | S0_Y(0x4) |
  1346.                                          S1_X(0x4) | S1_Y(0xc)));
  1347.         WREG32(PA_SC_AA_SAMPLE_LOCS_4S, (S0_X(0xe) | S0_Y(0xe) |
  1348.                                          S1_X(0x2) | S1_Y(0x2) |
  1349.                                          S2_X(0xa) | S2_Y(0x6) |
  1350.                                          S3_X(0x6) | S3_Y(0xa)));
  1351.         WREG32(PA_SC_AA_SAMPLE_LOCS_8S_WD0, (S0_X(0xe) | S0_Y(0xb) |
  1352.                                              S1_X(0x4) | S1_Y(0xc) |
  1353.                                              S2_X(0x1) | S2_Y(0x6) |
  1354.                                              S3_X(0xa) | S3_Y(0xe)));
  1355.         WREG32(PA_SC_AA_SAMPLE_LOCS_8S_WD1, (S4_X(0x6) | S4_Y(0x1) |
  1356.                                              S5_X(0x0) | S5_Y(0x0) |
  1357.                                              S6_X(0xb) | S6_Y(0x4) |
  1358.                                              S7_X(0x7) | S7_Y(0x8)));
  1359.  
  1360.         WREG32(VGT_STRMOUT_EN, 0);
  1361.         tmp = rdev->config.r600.max_pipes * 16;
  1362.         switch (rdev->family) {
  1363.         case CHIP_RV610:
  1364.         case CHIP_RV620:
  1365.         case CHIP_RS780:
  1366.         case CHIP_RS880:
  1367.                 tmp += 32;
  1368.                 break;
  1369.         case CHIP_RV670:
  1370.                 tmp += 128;
  1371.                 break;
  1372.         default:
  1373.                 break;
  1374.         }
  1375.         if (tmp > 256) {
  1376.                 tmp = 256;
  1377.         }
  1378.         WREG32(VGT_ES_PER_GS, 128);
  1379.         WREG32(VGT_GS_PER_ES, tmp);
  1380.         WREG32(VGT_GS_PER_VS, 2);
  1381.         WREG32(VGT_GS_VERTEX_REUSE, 16);
  1382.  
  1383.         /* more default values. 2D/3D driver should adjust as needed */
  1384.         WREG32(PA_SC_LINE_STIPPLE_STATE, 0);
  1385.         WREG32(VGT_STRMOUT_EN, 0);
  1386.         WREG32(SX_MISC, 0);
  1387.         WREG32(PA_SC_MODE_CNTL, 0);
  1388.         WREG32(PA_SC_AA_CONFIG, 0);
  1389.         WREG32(PA_SC_LINE_STIPPLE, 0);
  1390.         WREG32(SPI_INPUT_Z, 0);
  1391.         WREG32(SPI_PS_IN_CONTROL_0, NUM_INTERP(2));
  1392.         WREG32(CB_COLOR7_FRAG, 0);
  1393.  
  1394.         /* Clear render buffer base addresses */
  1395.         WREG32(CB_COLOR0_BASE, 0);
  1396.         WREG32(CB_COLOR1_BASE, 0);
  1397.         WREG32(CB_COLOR2_BASE, 0);
  1398.         WREG32(CB_COLOR3_BASE, 0);
  1399.         WREG32(CB_COLOR4_BASE, 0);
  1400.         WREG32(CB_COLOR5_BASE, 0);
  1401.         WREG32(CB_COLOR6_BASE, 0);
  1402.         WREG32(CB_COLOR7_BASE, 0);
  1403.         WREG32(CB_COLOR7_FRAG, 0);
  1404.  
  1405.         switch (rdev->family) {
  1406.         case CHIP_RV610:
  1407.         case CHIP_RV620:
  1408.         case CHIP_RS780:
  1409.         case CHIP_RS880:
  1410.                 tmp = TC_L2_SIZE(8);
  1411.                 break;
  1412.         case CHIP_RV630:
  1413.         case CHIP_RV635:
  1414.                 tmp = TC_L2_SIZE(4);
  1415.                 break;
  1416.         case CHIP_R600:
  1417.                 tmp = TC_L2_SIZE(0) | L2_DISABLE_LATE_HIT;
  1418.                 break;
  1419.         default:
  1420.                 tmp = TC_L2_SIZE(0);
  1421.                 break;
  1422.         }
  1423.         WREG32(TC_CNTL, tmp);
  1424.  
  1425.         tmp = RREG32(HDP_HOST_PATH_CNTL);
  1426.         WREG32(HDP_HOST_PATH_CNTL, tmp);
  1427.  
  1428.         tmp = RREG32(ARB_POP);
  1429.         tmp |= ENABLE_TC128;
  1430.         WREG32(ARB_POP, tmp);
  1431.  
  1432.         WREG32(PA_SC_MULTI_CHIP_CNTL, 0);
  1433.         WREG32(PA_CL_ENHANCE, (CLIP_VTX_REORDER_ENA |
  1434.                                NUM_CLIP_SEQ(3)));
  1435.         WREG32(PA_SC_ENHANCE, FORCE_EOV_MAX_CLK_CNT(4095));
  1436. }
  1437.  
  1438.  
  1439. /*
  1440.  * Indirect registers accessor
  1441.  */
  1442. u32 r600_pciep_rreg(struct radeon_device *rdev, u32 reg)
  1443. {
  1444.         u32 r;
  1445.  
  1446.         WREG32(PCIE_PORT_INDEX, ((reg) & 0xff));
  1447.         (void)RREG32(PCIE_PORT_INDEX);
  1448.         r = RREG32(PCIE_PORT_DATA);
  1449.         return r;
  1450. }
  1451.  
  1452. void r600_pciep_wreg(struct radeon_device *rdev, u32 reg, u32 v)
  1453. {
  1454.         WREG32(PCIE_PORT_INDEX, ((reg) & 0xff));
  1455.         (void)RREG32(PCIE_PORT_INDEX);
  1456.         WREG32(PCIE_PORT_DATA, (v));
  1457.         (void)RREG32(PCIE_PORT_DATA);
  1458. }
  1459.  
  1460. /*
  1461.  * CP & Ring
  1462.  */
  1463. void r600_cp_stop(struct radeon_device *rdev)
  1464. {
  1465. //   radeon_ttm_set_active_vram_size(rdev, rdev->mc.visible_vram_size);
  1466.         WREG32(R_0086D8_CP_ME_CNTL, S_0086D8_CP_ME_HALT(1));
  1467.         WREG32(SCRATCH_UMSK, 0);
  1468. }
  1469.  
  1470. int r600_init_microcode(struct radeon_device *rdev)
  1471. {
  1472.         struct platform_device *pdev;
  1473.         const char *chip_name;
  1474.         const char *rlc_chip_name;
  1475.         size_t pfp_req_size, me_req_size, rlc_req_size;
  1476.         char fw_name[30];
  1477.         int err;
  1478.  
  1479.         DRM_DEBUG("\n");
  1480.  
  1481.         pdev = platform_device_register_simple("radeon_cp", 0, NULL, 0);
  1482.         err = IS_ERR(pdev);
  1483.         if (err) {
  1484.                 printk(KERN_ERR "radeon_cp: Failed to register firmware\n");
  1485.                 return -EINVAL;
  1486.         }
  1487.  
  1488.         switch (rdev->family) {
  1489.         case CHIP_R600:
  1490.                 chip_name = "R600";
  1491.                 rlc_chip_name = "R600";
  1492.                 break;
  1493.         case CHIP_RV610:
  1494.                 chip_name = "RV610";
  1495.                 rlc_chip_name = "R600";
  1496.                 break;
  1497.         case CHIP_RV630:
  1498.                 chip_name = "RV630";
  1499.                 rlc_chip_name = "R600";
  1500.                 break;
  1501.         case CHIP_RV620:
  1502.                 chip_name = "RV620";
  1503.                 rlc_chip_name = "R600";
  1504.                 break;
  1505.         case CHIP_RV635:
  1506.                 chip_name = "RV635";
  1507.                 rlc_chip_name = "R600";
  1508.                 break;
  1509.         case CHIP_RV670:
  1510.                 chip_name = "RV670";
  1511.                 rlc_chip_name = "R600";
  1512.                 break;
  1513.         case CHIP_RS780:
  1514.         case CHIP_RS880:
  1515.                 chip_name = "RS780";
  1516.                 rlc_chip_name = "R600";
  1517.                 break;
  1518.         case CHIP_RV770:
  1519.                 chip_name = "RV770";
  1520.                 rlc_chip_name = "R700";
  1521.                 break;
  1522.         case CHIP_RV730:
  1523.         case CHIP_RV740:
  1524.                 chip_name = "RV730";
  1525.                 rlc_chip_name = "R700";
  1526.                 break;
  1527.         case CHIP_RV710:
  1528.                 chip_name = "RV710";
  1529.                 rlc_chip_name = "R700";
  1530.                 break;
  1531.         case CHIP_CEDAR:
  1532.                 chip_name = "CEDAR";
  1533.                 rlc_chip_name = "CEDAR";
  1534.                 break;
  1535.         case CHIP_REDWOOD:
  1536.                 chip_name = "REDWOOD";
  1537.                 rlc_chip_name = "REDWOOD";
  1538.                 break;
  1539.         case CHIP_JUNIPER:
  1540.                 chip_name = "JUNIPER";
  1541.                 rlc_chip_name = "JUNIPER";
  1542.                 break;
  1543.         case CHIP_CYPRESS:
  1544.         case CHIP_HEMLOCK:
  1545.                 chip_name = "CYPRESS";
  1546.                 rlc_chip_name = "CYPRESS";
  1547.                 break;
  1548.         case CHIP_PALM:
  1549.                 chip_name = "PALM";
  1550.                 rlc_chip_name = "SUMO";
  1551.                 break;
  1552.         case CHIP_SUMO:
  1553.                 chip_name = "SUMO";
  1554.                 rlc_chip_name = "SUMO";
  1555.                 break;
  1556.         case CHIP_SUMO2:
  1557.                 chip_name = "SUMO2";
  1558.                 rlc_chip_name = "SUMO";
  1559.                 break;
  1560.         default: BUG();
  1561.         }
  1562.  
  1563.         if (rdev->family >= CHIP_CEDAR) {
  1564.                 pfp_req_size = EVERGREEN_PFP_UCODE_SIZE * 4;
  1565.                 me_req_size = EVERGREEN_PM4_UCODE_SIZE * 4;
  1566.                 rlc_req_size = EVERGREEN_RLC_UCODE_SIZE * 4;
  1567.         } else if (rdev->family >= CHIP_RV770) {
  1568.                 pfp_req_size = R700_PFP_UCODE_SIZE * 4;
  1569.                 me_req_size = R700_PM4_UCODE_SIZE * 4;
  1570.                 rlc_req_size = R700_RLC_UCODE_SIZE * 4;
  1571.         } else {
  1572.                 pfp_req_size = PFP_UCODE_SIZE * 4;
  1573.                 me_req_size = PM4_UCODE_SIZE * 12;
  1574.                 rlc_req_size = RLC_UCODE_SIZE * 4;
  1575.         }
  1576.  
  1577.         DRM_INFO("Loading %s Microcode\n", chip_name);
  1578.  
  1579.         snprintf(fw_name, sizeof(fw_name), "radeon/%s_pfp.bin", chip_name);
  1580.         err = request_firmware(&rdev->pfp_fw, fw_name, &pdev->dev);
  1581.         if (err)
  1582.                 goto out;
  1583.         if (rdev->pfp_fw->size != pfp_req_size) {
  1584.                 printk(KERN_ERR
  1585.                        "r600_cp: Bogus length %zu in firmware \"%s\"\n",
  1586.                        rdev->pfp_fw->size, fw_name);
  1587.                 err = -EINVAL;
  1588.                 goto out;
  1589.         }
  1590.  
  1591.         snprintf(fw_name, sizeof(fw_name), "radeon/%s_me.bin", chip_name);
  1592.         err = request_firmware(&rdev->me_fw, fw_name, &pdev->dev);
  1593.         if (err)
  1594.                 goto out;
  1595.         if (rdev->me_fw->size != me_req_size) {
  1596.                 printk(KERN_ERR
  1597.                        "r600_cp: Bogus length %zu in firmware \"%s\"\n",
  1598.                        rdev->me_fw->size, fw_name);
  1599.                 err = -EINVAL;
  1600.         }
  1601.  
  1602.         snprintf(fw_name, sizeof(fw_name), "radeon/%s_rlc.bin", rlc_chip_name);
  1603.         err = request_firmware(&rdev->rlc_fw, fw_name, &pdev->dev);
  1604.         if (err)
  1605.                 goto out;
  1606.         if (rdev->rlc_fw->size != rlc_req_size) {
  1607.                 printk(KERN_ERR
  1608.                        "r600_rlc: Bogus length %zu in firmware \"%s\"\n",
  1609.                        rdev->rlc_fw->size, fw_name);
  1610.                 err = -EINVAL;
  1611.         }
  1612.  
  1613. out:
  1614.         platform_device_unregister(pdev);
  1615.  
  1616.         if (err) {
  1617.                 if (err != -EINVAL)
  1618.                         printk(KERN_ERR
  1619.                                "r600_cp: Failed to load firmware \"%s\"\n",
  1620.                                fw_name);
  1621.                 release_firmware(rdev->pfp_fw);
  1622.                 rdev->pfp_fw = NULL;
  1623.                 release_firmware(rdev->me_fw);
  1624.                 rdev->me_fw = NULL;
  1625.                 release_firmware(rdev->rlc_fw);
  1626.                 rdev->rlc_fw = NULL;
  1627.         }
  1628.         return err;
  1629. }
  1630.  
  1631. static int r600_cp_load_microcode(struct radeon_device *rdev)
  1632. {
  1633.         const __be32 *fw_data;
  1634.         int i;
  1635.  
  1636.         if (!rdev->me_fw || !rdev->pfp_fw)
  1637.                 return -EINVAL;
  1638.  
  1639.         r600_cp_stop(rdev);
  1640.  
  1641.         WREG32(CP_RB_CNTL,
  1642. #ifdef __BIG_ENDIAN
  1643.                BUF_SWAP_32BIT |
  1644. #endif
  1645.                RB_NO_UPDATE | RB_BLKSZ(15) | RB_BUFSZ(3));
  1646.  
  1647.         /* Reset cp */
  1648.         WREG32(GRBM_SOFT_RESET, SOFT_RESET_CP);
  1649.         RREG32(GRBM_SOFT_RESET);
  1650.         mdelay(15);
  1651.         WREG32(GRBM_SOFT_RESET, 0);
  1652.  
  1653.         WREG32(CP_ME_RAM_WADDR, 0);
  1654.  
  1655.         fw_data = (const __be32 *)rdev->me_fw->data;
  1656.         WREG32(CP_ME_RAM_WADDR, 0);
  1657.         for (i = 0; i < PM4_UCODE_SIZE * 3; i++)
  1658.                 WREG32(CP_ME_RAM_DATA,
  1659.                        be32_to_cpup(fw_data++));
  1660.  
  1661.         fw_data = (const __be32 *)rdev->pfp_fw->data;
  1662.         WREG32(CP_PFP_UCODE_ADDR, 0);
  1663.         for (i = 0; i < PFP_UCODE_SIZE; i++)
  1664.                 WREG32(CP_PFP_UCODE_DATA,
  1665.                        be32_to_cpup(fw_data++));
  1666.  
  1667.         WREG32(CP_PFP_UCODE_ADDR, 0);
  1668.         WREG32(CP_ME_RAM_WADDR, 0);
  1669.         WREG32(CP_ME_RAM_RADDR, 0);
  1670.         return 0;
  1671. }
  1672.  
  1673. int r600_cp_start(struct radeon_device *rdev)
  1674. {
  1675.         int r;
  1676.         uint32_t cp_me;
  1677.  
  1678.         r = radeon_ring_lock(rdev, 7);
  1679.         if (r) {
  1680.                 DRM_ERROR("radeon: cp failed to lock ring (%d).\n", r);
  1681.                 return r;
  1682.         }
  1683.         radeon_ring_write(rdev, PACKET3(PACKET3_ME_INITIALIZE, 5));
  1684.         radeon_ring_write(rdev, 0x1);
  1685.         if (rdev->family >= CHIP_RV770) {
  1686.                 radeon_ring_write(rdev, 0x0);
  1687.                 radeon_ring_write(rdev, rdev->config.rv770.max_hw_contexts - 1);
  1688.         } else {
  1689.                 radeon_ring_write(rdev, 0x3);
  1690.                 radeon_ring_write(rdev, rdev->config.r600.max_hw_contexts - 1);
  1691.         }
  1692.         radeon_ring_write(rdev, PACKET3_ME_INITIALIZE_DEVICE_ID(1));
  1693.         radeon_ring_write(rdev, 0);
  1694.         radeon_ring_write(rdev, 0);
  1695.         radeon_ring_unlock_commit(rdev);
  1696.  
  1697.         cp_me = 0xff;
  1698.         WREG32(R_0086D8_CP_ME_CNTL, cp_me);
  1699.         return 0;
  1700. }
  1701.  
  1702. int r600_cp_resume(struct radeon_device *rdev)
  1703. {
  1704.         u32 tmp;
  1705.         u32 rb_bufsz;
  1706.         int r;
  1707.  
  1708.         /* Reset cp */
  1709.         WREG32(GRBM_SOFT_RESET, SOFT_RESET_CP);
  1710.         RREG32(GRBM_SOFT_RESET);
  1711.         mdelay(15);
  1712.         WREG32(GRBM_SOFT_RESET, 0);
  1713.  
  1714.         /* Set ring buffer size */
  1715.         rb_bufsz = drm_order(rdev->cp.ring_size / 8);
  1716.         tmp = (drm_order(RADEON_GPU_PAGE_SIZE/8) << 8) | rb_bufsz;
  1717. #ifdef __BIG_ENDIAN
  1718.         tmp |= BUF_SWAP_32BIT;
  1719. #endif
  1720.         WREG32(CP_RB_CNTL, tmp);
  1721.         WREG32(CP_SEM_WAIT_TIMER, 0x4);
  1722.  
  1723.         /* Set the write pointer delay */
  1724.         WREG32(CP_RB_WPTR_DELAY, 0);
  1725.  
  1726.         /* Initialize the ring buffer's read and write pointers */
  1727.         WREG32(CP_RB_CNTL, tmp | RB_RPTR_WR_ENA);
  1728.         WREG32(CP_RB_RPTR_WR, 0);
  1729.         WREG32(CP_RB_WPTR, 0);
  1730.  
  1731.         /* set the wb address whether it's enabled or not */
  1732.         WREG32(CP_RB_RPTR_ADDR,
  1733.                ((rdev->wb.gpu_addr + RADEON_WB_CP_RPTR_OFFSET) & 0xFFFFFFFC));
  1734.         WREG32(CP_RB_RPTR_ADDR_HI, upper_32_bits(rdev->wb.gpu_addr + RADEON_WB_CP_RPTR_OFFSET) & 0xFF);
  1735.         WREG32(SCRATCH_ADDR, ((rdev->wb.gpu_addr + RADEON_WB_SCRATCH_OFFSET) >> 8) & 0xFFFFFFFF);
  1736.  
  1737.         if (rdev->wb.enabled)
  1738.                 WREG32(SCRATCH_UMSK, 0xff);
  1739.         else {
  1740.                 tmp |= RB_NO_UPDATE;
  1741.                 WREG32(SCRATCH_UMSK, 0);
  1742.         }
  1743.  
  1744.         mdelay(1);
  1745.         WREG32(CP_RB_CNTL, tmp);
  1746.  
  1747.         WREG32(CP_RB_BASE, rdev->cp.gpu_addr >> 8);
  1748.         WREG32(CP_DEBUG, (1 << 27) | (1 << 28));
  1749.  
  1750.         rdev->cp.rptr = RREG32(CP_RB_RPTR);
  1751.         rdev->cp.wptr = RREG32(CP_RB_WPTR);
  1752.  
  1753.         r600_cp_start(rdev);
  1754.         rdev->cp.ready = true;
  1755.         r = radeon_ring_test(rdev);
  1756.         if (r) {
  1757.                 rdev->cp.ready = false;
  1758.                 return r;
  1759.         }
  1760.         return 0;
  1761. }
  1762.  
  1763. void r600_cp_commit(struct radeon_device *rdev)
  1764. {
  1765.         WREG32(CP_RB_WPTR, rdev->cp.wptr);
  1766.         (void)RREG32(CP_RB_WPTR);
  1767. }
  1768.  
  1769. void r600_ring_init(struct radeon_device *rdev, unsigned ring_size)
  1770. {
  1771.         u32 rb_bufsz;
  1772.  
  1773.         /* Align ring size */
  1774.         rb_bufsz = drm_order(ring_size / 8);
  1775.         ring_size = (1 << (rb_bufsz + 1)) * 4;
  1776.         rdev->cp.ring_size = ring_size;
  1777.         rdev->cp.align_mask = 16 - 1;
  1778. }
  1779.  
  1780. void r600_cp_fini(struct radeon_device *rdev)
  1781. {
  1782.         r600_cp_stop(rdev);
  1783.         radeon_ring_fini(rdev);
  1784. }
  1785.  
  1786.  
  1787. /*
  1788.  * GPU scratch registers helpers function.
  1789.  */
  1790. void r600_scratch_init(struct radeon_device *rdev)
  1791. {
  1792.         int i;
  1793.  
  1794.         rdev->scratch.num_reg = 7;
  1795.         rdev->scratch.reg_base = SCRATCH_REG0;
  1796.         for (i = 0; i < rdev->scratch.num_reg; i++) {
  1797.                 rdev->scratch.free[i] = true;
  1798.                 rdev->scratch.reg[i] = rdev->scratch.reg_base + (i * 4);
  1799.         }
  1800. }
  1801.  
  1802. int r600_ring_test(struct radeon_device *rdev)
  1803. {
  1804.         uint32_t scratch;
  1805.         uint32_t tmp = 0;
  1806.         unsigned i;
  1807.         int r;
  1808.  
  1809.         r = radeon_scratch_get(rdev, &scratch);
  1810.         if (r) {
  1811.                 DRM_ERROR("radeon: cp failed to get scratch reg (%d).\n", r);
  1812.                 return r;
  1813.         }
  1814.         WREG32(scratch, 0xCAFEDEAD);
  1815.         r = radeon_ring_lock(rdev, 3);
  1816.         if (r) {
  1817.                 DRM_ERROR("radeon: cp failed to lock ring (%d).\n", r);
  1818.                 radeon_scratch_free(rdev, scratch);
  1819.                 return r;
  1820.         }
  1821.         radeon_ring_write(rdev, PACKET3(PACKET3_SET_CONFIG_REG, 1));
  1822.         radeon_ring_write(rdev, ((scratch - PACKET3_SET_CONFIG_REG_OFFSET) >> 2));
  1823.         radeon_ring_write(rdev, 0xDEADBEEF);
  1824.         radeon_ring_unlock_commit(rdev);
  1825.         for (i = 0; i < rdev->usec_timeout; i++) {
  1826.                 tmp = RREG32(scratch);
  1827.                 if (tmp == 0xDEADBEEF)
  1828.                         break;
  1829.                 DRM_UDELAY(1);
  1830.         }
  1831.         if (i < rdev->usec_timeout) {
  1832.                 DRM_INFO("ring test succeeded in %d usecs\n", i);
  1833.         } else {
  1834.                 DRM_ERROR("radeon: ring test failed (scratch(0x%04X)=0x%08X)\n",
  1835.                           scratch, tmp);
  1836.                 r = -EINVAL;
  1837.         }
  1838.         radeon_scratch_free(rdev, scratch);
  1839.         return r;
  1840. }
  1841.  
  1842. void r600_fence_ring_emit(struct radeon_device *rdev,
  1843.                           struct radeon_fence *fence)
  1844. {
  1845.         if (rdev->wb.use_event) {
  1846.                 u64 addr = rdev->wb.gpu_addr + R600_WB_EVENT_OFFSET +
  1847.                         (u64)(rdev->fence_drv.scratch_reg - rdev->scratch.reg_base);
  1848.                 /* EVENT_WRITE_EOP - flush caches, send int */
  1849.                 radeon_ring_write(rdev, PACKET3(PACKET3_EVENT_WRITE_EOP, 4));
  1850.                 radeon_ring_write(rdev, EVENT_TYPE(CACHE_FLUSH_AND_INV_EVENT_TS) | EVENT_INDEX(5));
  1851.                 radeon_ring_write(rdev, addr & 0xffffffff);
  1852.                 radeon_ring_write(rdev, (upper_32_bits(addr) & 0xff) | DATA_SEL(1) | INT_SEL(2));
  1853.                 radeon_ring_write(rdev, fence->seq);
  1854.                 radeon_ring_write(rdev, 0);
  1855.         } else {
  1856.         radeon_ring_write(rdev, PACKET3(PACKET3_EVENT_WRITE, 0));
  1857.                 radeon_ring_write(rdev, EVENT_TYPE(CACHE_FLUSH_AND_INV_EVENT) | EVENT_INDEX(0));
  1858.         /* wait for 3D idle clean */
  1859.         radeon_ring_write(rdev, PACKET3(PACKET3_SET_CONFIG_REG, 1));
  1860.         radeon_ring_write(rdev, (WAIT_UNTIL - PACKET3_SET_CONFIG_REG_OFFSET) >> 2);
  1861.         radeon_ring_write(rdev, WAIT_3D_IDLE_bit | WAIT_3D_IDLECLEAN_bit);
  1862.         /* Emit fence sequence & fire IRQ */
  1863.         radeon_ring_write(rdev, PACKET3(PACKET3_SET_CONFIG_REG, 1));
  1864.         radeon_ring_write(rdev, ((rdev->fence_drv.scratch_reg - PACKET3_SET_CONFIG_REG_OFFSET) >> 2));
  1865.         radeon_ring_write(rdev, fence->seq);
  1866.         /* CP_INTERRUPT packet 3 no longer exists, use packet 0 */
  1867.         radeon_ring_write(rdev, PACKET0(CP_INT_STATUS, 0));
  1868.         radeon_ring_write(rdev, RB_INT_STAT);
  1869.         }
  1870. }
  1871.  
  1872. int r600_copy_blit(struct radeon_device *rdev,
  1873.                    uint64_t src_offset, uint64_t dst_offset,
  1874.                    unsigned num_pages, struct radeon_fence *fence)
  1875. {
  1876.         int r;
  1877.  
  1878.         mutex_lock(&rdev->r600_blit.mutex);
  1879.         rdev->r600_blit.vb_ib = NULL;
  1880.         r = r600_blit_prepare_copy(rdev, num_pages * RADEON_GPU_PAGE_SIZE);
  1881.         if (r) {
  1882. //       if (rdev->r600_blit.vb_ib)
  1883. //           radeon_ib_free(rdev, &rdev->r600_blit.vb_ib);
  1884.                 mutex_unlock(&rdev->r600_blit.mutex);
  1885.                 return r;
  1886.         }
  1887.         r600_kms_blit_copy(rdev, src_offset, dst_offset, num_pages * RADEON_GPU_PAGE_SIZE);
  1888.         r600_blit_done_copy(rdev, fence);
  1889.         mutex_unlock(&rdev->r600_blit.mutex);
  1890.         return 0;
  1891. }
  1892.  
  1893. int r600_set_surface_reg(struct radeon_device *rdev, int reg,
  1894.                          uint32_t tiling_flags, uint32_t pitch,
  1895.                          uint32_t offset, uint32_t obj_size)
  1896. {
  1897.         /* FIXME: implement */
  1898.         return 0;
  1899. }
  1900.  
  1901. void r600_clear_surface_reg(struct radeon_device *rdev, int reg)
  1902. {
  1903.         /* FIXME: implement */
  1904. }
  1905.  
  1906. int r600_startup(struct radeon_device *rdev)
  1907. {
  1908.         int r;
  1909.  
  1910.         /* enable pcie gen2 link */
  1911.         r600_pcie_gen2_enable(rdev);
  1912.  
  1913.         if (!rdev->me_fw || !rdev->pfp_fw || !rdev->rlc_fw) {
  1914.                 r = r600_init_microcode(rdev);
  1915.                 if (r) {
  1916.                         DRM_ERROR("Failed to load firmware!\n");
  1917.                         return r;
  1918.                 }
  1919.         }
  1920.  
  1921.         r600_mc_program(rdev);
  1922.         if (rdev->flags & RADEON_IS_AGP) {
  1923.                 r600_agp_enable(rdev);
  1924.         } else {
  1925.                 r = r600_pcie_gart_enable(rdev);
  1926.                 if (r)
  1927.                         return r;
  1928.         }
  1929.         r600_gpu_init(rdev);
  1930.         r = r600_blit_init(rdev);
  1931.         if (r) {
  1932. //              r600_blit_fini(rdev);
  1933.                 rdev->asic->copy = NULL;
  1934.                 dev_warn(rdev->dev, "failed blitter (%d) falling back to memcpy\n", r);
  1935.         }
  1936.  
  1937.     r = r600_video_init(rdev);
  1938.     if (r) {
  1939. //      r600_video_fini(rdev);
  1940. //        rdev->asic->copy = NULL;
  1941.         dev_warn(rdev->dev, "failed video blitter (%d) falling back to memcpy\n", r);
  1942.     }
  1943.  
  1944.         /* allocate wb buffer */
  1945.         r = radeon_wb_init(rdev);
  1946.         if (r)
  1947.                 return r;
  1948.  
  1949.         /* Enable IRQ */
  1950.         r = r600_irq_init(rdev);
  1951.         if (r) {
  1952.                 DRM_ERROR("radeon: IH init failed (%d).\n", r);
  1953. //              radeon_irq_kms_fini(rdev);
  1954.                 return r;
  1955.         }
  1956.         r600_irq_set(rdev);
  1957.  
  1958.         r = radeon_ring_init(rdev, rdev->cp.ring_size);
  1959.         if (r)
  1960.                 return r;
  1961.         r = r600_cp_load_microcode(rdev);
  1962.         if (r)
  1963.                 return r;
  1964.         r = r600_cp_resume(rdev);
  1965.         if (r)
  1966.                 return r;
  1967.  
  1968.         return 0;
  1969. }
  1970.  
  1971. void r600_vga_set_state(struct radeon_device *rdev, bool state)
  1972. {
  1973.         uint32_t temp;
  1974.  
  1975.         temp = RREG32(CONFIG_CNTL);
  1976.         if (state == false) {
  1977.                 temp &= ~(1<<0);
  1978.                 temp |= (1<<1);
  1979.         } else {
  1980.                 temp &= ~(1<<1);
  1981.         }
  1982.         WREG32(CONFIG_CNTL, temp);
  1983. }
  1984.  
  1985.  
  1986.  
  1987.  
  1988.  
  1989. /* Plan is to move initialization in that function and use
  1990.  * helper function so that radeon_device_init pretty much
  1991.  * do nothing more than calling asic specific function. This
  1992.  * should also allow to remove a bunch of callback function
  1993.  * like vram_info.
  1994.  */
  1995. int r600_init(struct radeon_device *rdev)
  1996. {
  1997.         int r;
  1998.  
  1999.         if (r600_debugfs_mc_info_init(rdev)) {
  2000.                 DRM_ERROR("Failed to register debugfs file for mc !\n");
  2001.         }
  2002.         /* This don't do much */
  2003.         r = radeon_gem_init(rdev);
  2004.         if (r)
  2005.                 return r;
  2006.         /* Read BIOS */
  2007.         if (!radeon_get_bios(rdev)) {
  2008.                 if (ASIC_IS_AVIVO(rdev))
  2009.                         return -EINVAL;
  2010.         }
  2011.         /* Must be an ATOMBIOS */
  2012.         if (!rdev->is_atom_bios) {
  2013.                 dev_err(rdev->dev, "Expecting atombios for R600 GPU\n");
  2014.                 return -EINVAL;
  2015.         }
  2016.         r = radeon_atombios_init(rdev);
  2017.         if (r)
  2018.                 return r;
  2019.         /* Post card if necessary */
  2020.         if (!radeon_card_posted(rdev)) {
  2021.                 if (!rdev->bios) {
  2022.                         dev_err(rdev->dev, "Card not posted and no BIOS - ignoring\n");
  2023.                         return -EINVAL;
  2024.                 }
  2025.                 DRM_INFO("GPU not posted. posting now...\n");
  2026.                 atom_asic_init(rdev->mode_info.atom_context);
  2027.         }
  2028.         /* Initialize scratch registers */
  2029.         r600_scratch_init(rdev);
  2030.         /* Initialize surface registers */
  2031.         radeon_surface_init(rdev);
  2032.         /* Initialize clocks */
  2033.         radeon_get_clock_info(rdev->ddev);
  2034.         /* Fence driver */
  2035.         r = radeon_fence_driver_init(rdev);
  2036.         if (r)
  2037.                 return r;
  2038.         if (rdev->flags & RADEON_IS_AGP) {
  2039.                 r = radeon_agp_init(rdev);
  2040.                 if (r)
  2041.                         radeon_agp_disable(rdev);
  2042.         }
  2043.         r = r600_mc_init(rdev);
  2044.         if (r)
  2045.                 return r;
  2046.         /* Memory manager */
  2047.         r = radeon_bo_init(rdev);
  2048.         if (r)
  2049.                 return r;
  2050.  
  2051.         r = radeon_irq_kms_init(rdev);
  2052.         if (r)
  2053.                 return r;
  2054.  
  2055.         rdev->cp.ring_obj = NULL;
  2056.         r600_ring_init(rdev, 1024 * 1024);
  2057.  
  2058.         rdev->ih.ring_obj = NULL;
  2059.         r600_ih_ring_init(rdev, 64 * 1024);
  2060.  
  2061.         r = r600_pcie_gart_init(rdev);
  2062.         if (r)
  2063.                 return r;
  2064.  
  2065.         rdev->accel_working = true;
  2066.         r = r600_startup(rdev);
  2067.         if (r) {
  2068.                 dev_err(rdev->dev, "disabling GPU acceleration\n");
  2069. //              r600_suspend(rdev);
  2070. //              r600_wb_fini(rdev);
  2071. //              radeon_ring_fini(rdev);
  2072.                 r600_pcie_gart_fini(rdev);
  2073.                 rdev->accel_working = false;
  2074.         }
  2075.         if (rdev->accel_working) {
  2076.                 r = radeon_ib_pool_init(rdev);
  2077.                 if (r) {
  2078.                         dev_err(rdev->dev, "IB initialization failed (%d).\n", r);
  2079.                         rdev->accel_working = false;
  2080.                 } else {
  2081.                         r = r600_ib_test(rdev);
  2082.                         if (r) {
  2083.                                 dev_err(rdev->dev, "IB test failed (%d).\n", r);
  2084.                                 rdev->accel_working = false;
  2085.                         }
  2086.         }
  2087.         }
  2088.  
  2089.         return 0;
  2090. }
  2091.  
  2092. /*
  2093.  * CS stuff
  2094.  */
  2095. void r600_ring_ib_execute(struct radeon_device *rdev, struct radeon_ib *ib)
  2096. {
  2097.         /* FIXME: implement */
  2098.         radeon_ring_write(rdev, PACKET3(PACKET3_INDIRECT_BUFFER, 2));
  2099.         radeon_ring_write(rdev,
  2100. #ifdef __BIG_ENDIAN
  2101.                           (2 << 0) |
  2102. #endif
  2103.                           (ib->gpu_addr & 0xFFFFFFFC));
  2104.         radeon_ring_write(rdev, upper_32_bits(ib->gpu_addr) & 0xFF);
  2105.         radeon_ring_write(rdev, ib->length_dw);
  2106. }
  2107.  
  2108. int r600_ib_test(struct radeon_device *rdev)
  2109. {
  2110.         struct radeon_ib *ib;
  2111.         uint32_t scratch;
  2112.         uint32_t tmp = 0;
  2113.         unsigned i;
  2114.         int r;
  2115.  
  2116.         r = radeon_scratch_get(rdev, &scratch);
  2117.         if (r) {
  2118.                 DRM_ERROR("radeon: failed to get scratch reg (%d).\n", r);
  2119.                 return r;
  2120.         }
  2121.         WREG32(scratch, 0xCAFEDEAD);
  2122.         r = radeon_ib_get(rdev, &ib);
  2123.         if (r) {
  2124.                 DRM_ERROR("radeon: failed to get ib (%d).\n", r);
  2125.                 return r;
  2126.         }
  2127.         ib->ptr[0] = PACKET3(PACKET3_SET_CONFIG_REG, 1);
  2128.         ib->ptr[1] = ((scratch - PACKET3_SET_CONFIG_REG_OFFSET) >> 2);
  2129.         ib->ptr[2] = 0xDEADBEEF;
  2130.         ib->ptr[3] = PACKET2(0);
  2131.         ib->ptr[4] = PACKET2(0);
  2132.         ib->ptr[5] = PACKET2(0);
  2133.         ib->ptr[6] = PACKET2(0);
  2134.         ib->ptr[7] = PACKET2(0);
  2135.         ib->ptr[8] = PACKET2(0);
  2136.         ib->ptr[9] = PACKET2(0);
  2137.         ib->ptr[10] = PACKET2(0);
  2138.         ib->ptr[11] = PACKET2(0);
  2139.         ib->ptr[12] = PACKET2(0);
  2140.         ib->ptr[13] = PACKET2(0);
  2141.         ib->ptr[14] = PACKET2(0);
  2142.         ib->ptr[15] = PACKET2(0);
  2143.         ib->length_dw = 16;
  2144.         r = radeon_ib_schedule(rdev, ib);
  2145.         if (r) {
  2146.                 radeon_scratch_free(rdev, scratch);
  2147.                 radeon_ib_free(rdev, &ib);
  2148.                 DRM_ERROR("radeon: failed to schedule ib (%d).\n", r);
  2149.                 return r;
  2150.         }
  2151.         r = radeon_fence_wait(ib->fence, false);
  2152.         if (r) {
  2153.                 DRM_ERROR("radeon: fence wait failed (%d).\n", r);
  2154.                 return r;
  2155.         }
  2156.         for (i = 0; i < rdev->usec_timeout; i++) {
  2157.                 tmp = RREG32(scratch);
  2158.                 if (tmp == 0xDEADBEEF)
  2159.                         break;
  2160.                 DRM_UDELAY(1);
  2161.         }
  2162.         if (i < rdev->usec_timeout) {
  2163.                 DRM_INFO("ib test succeeded in %u usecs\n", i);
  2164.         } else {
  2165.                 DRM_ERROR("radeon: ib test failed (scratch(0x%04X)=0x%08X)\n",
  2166.                           scratch, tmp);
  2167.                 r = -EINVAL;
  2168.         }
  2169.         radeon_scratch_free(rdev, scratch);
  2170.         radeon_ib_free(rdev, &ib);
  2171.         return r;
  2172. }
  2173.  
  2174. /*
  2175.  * Interrupts
  2176.  *
  2177.  * Interrupts use a ring buffer on r6xx/r7xx hardware.  It works pretty
  2178.  * the same as the CP ring buffer, but in reverse.  Rather than the CPU
  2179.  * writing to the ring and the GPU consuming, the GPU writes to the ring
  2180.  * and host consumes.  As the host irq handler processes interrupts, it
  2181.  * increments the rptr.  When the rptr catches up with the wptr, all the
  2182.  * current interrupts have been processed.
  2183.  */
  2184.  
  2185. void r600_ih_ring_init(struct radeon_device *rdev, unsigned ring_size)
  2186. {
  2187.         u32 rb_bufsz;
  2188.  
  2189.         /* Align ring size */
  2190.         rb_bufsz = drm_order(ring_size / 4);
  2191.         ring_size = (1 << rb_bufsz) * 4;
  2192.         rdev->ih.ring_size = ring_size;
  2193.         rdev->ih.ptr_mask = rdev->ih.ring_size - 1;
  2194.         rdev->ih.rptr = 0;
  2195. }
  2196.  
  2197. static int r600_ih_ring_alloc(struct radeon_device *rdev)
  2198. {
  2199.         int r;
  2200.  
  2201.         /* Allocate ring buffer */
  2202.         if (rdev->ih.ring_obj == NULL) {
  2203.                 r = radeon_bo_create(rdev, rdev->ih.ring_size,
  2204.                                      PAGE_SIZE, true,
  2205.                                      RADEON_GEM_DOMAIN_GTT,
  2206.                                      &rdev->ih.ring_obj);
  2207.                 if (r) {
  2208.                         DRM_ERROR("radeon: failed to create ih ring buffer (%d).\n", r);
  2209.                         return r;
  2210.                 }
  2211.                 r = radeon_bo_reserve(rdev->ih.ring_obj, false);
  2212.                 if (unlikely(r != 0))
  2213.                         return r;
  2214.                 r = radeon_bo_pin(rdev->ih.ring_obj,
  2215.                                   RADEON_GEM_DOMAIN_GTT,
  2216.                                   &rdev->ih.gpu_addr);
  2217.                 if (r) {
  2218.                         radeon_bo_unreserve(rdev->ih.ring_obj);
  2219.                         DRM_ERROR("radeon: failed to pin ih ring buffer (%d).\n", r);
  2220.                         return r;
  2221.                 }
  2222.                 r = radeon_bo_kmap(rdev->ih.ring_obj,
  2223.                                    (void **)&rdev->ih.ring);
  2224.                 radeon_bo_unreserve(rdev->ih.ring_obj);
  2225.                 if (r) {
  2226.                         DRM_ERROR("radeon: failed to map ih ring buffer (%d).\n", r);
  2227.                         return r;
  2228.                 }
  2229.         }
  2230.         return 0;
  2231. }
  2232.  
  2233. static void r600_ih_ring_fini(struct radeon_device *rdev)
  2234. {
  2235.         int r;
  2236.         if (rdev->ih.ring_obj) {
  2237.                 r = radeon_bo_reserve(rdev->ih.ring_obj, false);
  2238.                 if (likely(r == 0)) {
  2239.                         radeon_bo_kunmap(rdev->ih.ring_obj);
  2240.                         radeon_bo_unpin(rdev->ih.ring_obj);
  2241.                         radeon_bo_unreserve(rdev->ih.ring_obj);
  2242.                 }
  2243.                 radeon_bo_unref(&rdev->ih.ring_obj);
  2244.                 rdev->ih.ring = NULL;
  2245.                 rdev->ih.ring_obj = NULL;
  2246.         }
  2247. }
  2248.  
  2249. void r600_rlc_stop(struct radeon_device *rdev)
  2250. {
  2251.  
  2252.         if ((rdev->family >= CHIP_RV770) &&
  2253.             (rdev->family <= CHIP_RV740)) {
  2254.                 /* r7xx asics need to soft reset RLC before halting */
  2255.                 WREG32(SRBM_SOFT_RESET, SOFT_RESET_RLC);
  2256.                 RREG32(SRBM_SOFT_RESET);
  2257.                 udelay(15000);
  2258.                 WREG32(SRBM_SOFT_RESET, 0);
  2259.                 RREG32(SRBM_SOFT_RESET);
  2260.         }
  2261.  
  2262.         WREG32(RLC_CNTL, 0);
  2263. }
  2264.  
  2265. static void r600_rlc_start(struct radeon_device *rdev)
  2266. {
  2267.         WREG32(RLC_CNTL, RLC_ENABLE);
  2268. }
  2269.  
  2270. static int r600_rlc_init(struct radeon_device *rdev)
  2271. {
  2272.         u32 i;
  2273.         const __be32 *fw_data;
  2274.  
  2275.         if (!rdev->rlc_fw)
  2276.                 return -EINVAL;
  2277.  
  2278.         r600_rlc_stop(rdev);
  2279.  
  2280.         WREG32(RLC_HB_BASE, 0);
  2281.         WREG32(RLC_HB_CNTL, 0);
  2282.         WREG32(RLC_HB_RPTR, 0);
  2283.         WREG32(RLC_HB_WPTR, 0);
  2284.         if (rdev->family <= CHIP_CAICOS) {
  2285.                 WREG32(RLC_HB_WPTR_LSB_ADDR, 0);
  2286.                 WREG32(RLC_HB_WPTR_MSB_ADDR, 0);
  2287.         }
  2288.         WREG32(RLC_MC_CNTL, 0);
  2289.         WREG32(RLC_UCODE_CNTL, 0);
  2290.  
  2291.         fw_data = (const __be32 *)rdev->rlc_fw->data;
  2292.         if (rdev->family >= CHIP_CAYMAN) {
  2293.                 for (i = 0; i < CAYMAN_RLC_UCODE_SIZE; i++) {
  2294.                         WREG32(RLC_UCODE_ADDR, i);
  2295.                         WREG32(RLC_UCODE_DATA, be32_to_cpup(fw_data++));
  2296.                 }
  2297.         } else if (rdev->family >= CHIP_CEDAR) {
  2298.                 for (i = 0; i < EVERGREEN_RLC_UCODE_SIZE; i++) {
  2299.                         WREG32(RLC_UCODE_ADDR, i);
  2300.                         WREG32(RLC_UCODE_DATA, be32_to_cpup(fw_data++));
  2301.                 }
  2302.         } else if (rdev->family >= CHIP_RV770) {
  2303.                 for (i = 0; i < R700_RLC_UCODE_SIZE; i++) {
  2304.                         WREG32(RLC_UCODE_ADDR, i);
  2305.                         WREG32(RLC_UCODE_DATA, be32_to_cpup(fw_data++));
  2306.                 }
  2307.         } else {
  2308.                 for (i = 0; i < RLC_UCODE_SIZE; i++) {
  2309.                         WREG32(RLC_UCODE_ADDR, i);
  2310.                         WREG32(RLC_UCODE_DATA, be32_to_cpup(fw_data++));
  2311.                 }
  2312.         }
  2313.         WREG32(RLC_UCODE_ADDR, 0);
  2314.  
  2315.         r600_rlc_start(rdev);
  2316.  
  2317.         return 0;
  2318. }
  2319.  
  2320. static void r600_enable_interrupts(struct radeon_device *rdev)
  2321. {
  2322.         u32 ih_cntl = RREG32(IH_CNTL);
  2323.         u32 ih_rb_cntl = RREG32(IH_RB_CNTL);
  2324.  
  2325.         ih_cntl |= ENABLE_INTR;
  2326.         ih_rb_cntl |= IH_RB_ENABLE;
  2327.         WREG32(IH_CNTL, ih_cntl);
  2328.         WREG32(IH_RB_CNTL, ih_rb_cntl);
  2329.         rdev->ih.enabled = true;
  2330. }
  2331.  
  2332. void r600_disable_interrupts(struct radeon_device *rdev)
  2333. {
  2334.         u32 ih_rb_cntl = RREG32(IH_RB_CNTL);
  2335.         u32 ih_cntl = RREG32(IH_CNTL);
  2336.  
  2337.         ih_rb_cntl &= ~IH_RB_ENABLE;
  2338.         ih_cntl &= ~ENABLE_INTR;
  2339.         WREG32(IH_RB_CNTL, ih_rb_cntl);
  2340.         WREG32(IH_CNTL, ih_cntl);
  2341.         /* set rptr, wptr to 0 */
  2342.         WREG32(IH_RB_RPTR, 0);
  2343.         WREG32(IH_RB_WPTR, 0);
  2344.         rdev->ih.enabled = false;
  2345.         rdev->ih.wptr = 0;
  2346.         rdev->ih.rptr = 0;
  2347. }
  2348.  
  2349. static void r600_disable_interrupt_state(struct radeon_device *rdev)
  2350. {
  2351.         u32 tmp;
  2352.  
  2353.         WREG32(CP_INT_CNTL, CNTX_BUSY_INT_ENABLE | CNTX_EMPTY_INT_ENABLE);
  2354.         WREG32(GRBM_INT_CNTL, 0);
  2355.         WREG32(DxMODE_INT_MASK, 0);
  2356.         WREG32(D1GRPH_INTERRUPT_CONTROL, 0);
  2357.         WREG32(D2GRPH_INTERRUPT_CONTROL, 0);
  2358.         if (ASIC_IS_DCE3(rdev)) {
  2359.                 WREG32(DCE3_DACA_AUTODETECT_INT_CONTROL, 0);
  2360.                 WREG32(DCE3_DACB_AUTODETECT_INT_CONTROL, 0);
  2361.                 tmp = RREG32(DC_HPD1_INT_CONTROL) & DC_HPDx_INT_POLARITY;
  2362.                 WREG32(DC_HPD1_INT_CONTROL, tmp);
  2363.                 tmp = RREG32(DC_HPD2_INT_CONTROL) & DC_HPDx_INT_POLARITY;
  2364.                 WREG32(DC_HPD2_INT_CONTROL, tmp);
  2365.                 tmp = RREG32(DC_HPD3_INT_CONTROL) & DC_HPDx_INT_POLARITY;
  2366.                 WREG32(DC_HPD3_INT_CONTROL, tmp);
  2367.                 tmp = RREG32(DC_HPD4_INT_CONTROL) & DC_HPDx_INT_POLARITY;
  2368.                 WREG32(DC_HPD4_INT_CONTROL, tmp);
  2369.                 if (ASIC_IS_DCE32(rdev)) {
  2370.                         tmp = RREG32(DC_HPD5_INT_CONTROL) & DC_HPDx_INT_POLARITY;
  2371.                         WREG32(DC_HPD5_INT_CONTROL, tmp);
  2372.                         tmp = RREG32(DC_HPD6_INT_CONTROL) & DC_HPDx_INT_POLARITY;
  2373.                         WREG32(DC_HPD6_INT_CONTROL, tmp);
  2374.                 }
  2375.         } else {
  2376.                 WREG32(DACA_AUTODETECT_INT_CONTROL, 0);
  2377.                 WREG32(DACB_AUTODETECT_INT_CONTROL, 0);
  2378.                 tmp = RREG32(DC_HOT_PLUG_DETECT1_INT_CONTROL) & DC_HOT_PLUG_DETECTx_INT_POLARITY;
  2379.                 WREG32(DC_HOT_PLUG_DETECT1_INT_CONTROL, tmp);
  2380.                 tmp = RREG32(DC_HOT_PLUG_DETECT2_INT_CONTROL) & DC_HOT_PLUG_DETECTx_INT_POLARITY;
  2381.                 WREG32(DC_HOT_PLUG_DETECT2_INT_CONTROL, tmp);
  2382.                 tmp = RREG32(DC_HOT_PLUG_DETECT3_INT_CONTROL) & DC_HOT_PLUG_DETECTx_INT_POLARITY;
  2383.                 WREG32(DC_HOT_PLUG_DETECT3_INT_CONTROL, tmp);
  2384.         }
  2385. }
  2386.  
  2387. int r600_irq_init(struct radeon_device *rdev)
  2388. {
  2389.         int ret = 0;
  2390.         int rb_bufsz;
  2391.         u32 interrupt_cntl, ih_cntl, ih_rb_cntl;
  2392.  
  2393.         /* allocate ring */
  2394.         ret = r600_ih_ring_alloc(rdev);
  2395.         if (ret)
  2396.                 return ret;
  2397.  
  2398.         /* disable irqs */
  2399.         r600_disable_interrupts(rdev);
  2400.  
  2401.         /* init rlc */
  2402.         ret = r600_rlc_init(rdev);
  2403.         if (ret) {
  2404.                 r600_ih_ring_fini(rdev);
  2405.                 return ret;
  2406.         }
  2407.  
  2408.         /* setup interrupt control */
  2409.         /* set dummy read address to ring address */
  2410.         WREG32(INTERRUPT_CNTL2, rdev->ih.gpu_addr >> 8);
  2411.         interrupt_cntl = RREG32(INTERRUPT_CNTL);
  2412.         /* IH_DUMMY_RD_OVERRIDE=0 - dummy read disabled with msi, enabled without msi
  2413.          * IH_DUMMY_RD_OVERRIDE=1 - dummy read controlled by IH_DUMMY_RD_EN
  2414.          */
  2415.         interrupt_cntl &= ~IH_DUMMY_RD_OVERRIDE;
  2416.         /* IH_REQ_NONSNOOP_EN=1 if ring is in non-cacheable memory, e.g., vram */
  2417.         interrupt_cntl &= ~IH_REQ_NONSNOOP_EN;
  2418.         WREG32(INTERRUPT_CNTL, interrupt_cntl);
  2419.  
  2420.         WREG32(IH_RB_BASE, rdev->ih.gpu_addr >> 8);
  2421.         rb_bufsz = drm_order(rdev->ih.ring_size / 4);
  2422.  
  2423.         ih_rb_cntl = (IH_WPTR_OVERFLOW_ENABLE |
  2424.                       IH_WPTR_OVERFLOW_CLEAR |
  2425.                       (rb_bufsz << 1));
  2426.  
  2427.         if (rdev->wb.enabled)
  2428.                 ih_rb_cntl |= IH_WPTR_WRITEBACK_ENABLE;
  2429.  
  2430.         /* set the writeback address whether it's enabled or not */
  2431.         WREG32(IH_RB_WPTR_ADDR_LO, (rdev->wb.gpu_addr + R600_WB_IH_WPTR_OFFSET) & 0xFFFFFFFC);
  2432.         WREG32(IH_RB_WPTR_ADDR_HI, upper_32_bits(rdev->wb.gpu_addr + R600_WB_IH_WPTR_OFFSET) & 0xFF);
  2433.  
  2434.         WREG32(IH_RB_CNTL, ih_rb_cntl);
  2435.  
  2436.         /* set rptr, wptr to 0 */
  2437.         WREG32(IH_RB_RPTR, 0);
  2438.         WREG32(IH_RB_WPTR, 0);
  2439.  
  2440.         /* Default settings for IH_CNTL (disabled at first) */
  2441.         ih_cntl = MC_WRREQ_CREDIT(0x10) | MC_WR_CLEAN_CNT(0x10);
  2442.         /* RPTR_REARM only works if msi's are enabled */
  2443.         if (rdev->msi_enabled)
  2444.                 ih_cntl |= RPTR_REARM;
  2445.         WREG32(IH_CNTL, ih_cntl);
  2446.  
  2447.         /* force the active interrupt state to all disabled */
  2448.         if (rdev->family >= CHIP_CEDAR)
  2449.                 evergreen_disable_interrupt_state(rdev);
  2450.         else
  2451.                 r600_disable_interrupt_state(rdev);
  2452.  
  2453.         /* enable irqs */
  2454.         r600_enable_interrupts(rdev);
  2455.  
  2456.         return ret;
  2457. }
  2458. int r600_irq_set(struct radeon_device *rdev)
  2459. {
  2460.         u32 cp_int_cntl = CNTX_BUSY_INT_ENABLE | CNTX_EMPTY_INT_ENABLE;
  2461.         u32 mode_int = 0;
  2462.         u32 hpd1, hpd2, hpd3, hpd4 = 0, hpd5 = 0, hpd6 = 0;
  2463.         u32 grbm_int_cntl = 0;
  2464.         u32 hdmi1, hdmi2;
  2465.         u32 d1grph = 0, d2grph = 0;
  2466.  
  2467.         if (!rdev->irq.installed) {
  2468.                 WARN(1, "Can't enable IRQ/MSI because no handler is installed\n");
  2469.                 return -EINVAL;
  2470.         }
  2471.         /* don't enable anything if the ih is disabled */
  2472.         if (!rdev->ih.enabled) {
  2473.                 r600_disable_interrupts(rdev);
  2474.                 /* force the active interrupt state to all disabled */
  2475.                 r600_disable_interrupt_state(rdev);
  2476.                 return 0;
  2477.         }
  2478.  
  2479.         hdmi1 = RREG32(R600_HDMI_BLOCK1 + R600_HDMI_CNTL) & ~R600_HDMI_INT_EN;
  2480.         if (ASIC_IS_DCE3(rdev)) {
  2481.                 hdmi2 = RREG32(R600_HDMI_BLOCK3 + R600_HDMI_CNTL) & ~R600_HDMI_INT_EN;
  2482.                 hpd1 = RREG32(DC_HPD1_INT_CONTROL) & ~DC_HPDx_INT_EN;
  2483.                 hpd2 = RREG32(DC_HPD2_INT_CONTROL) & ~DC_HPDx_INT_EN;
  2484.                 hpd3 = RREG32(DC_HPD3_INT_CONTROL) & ~DC_HPDx_INT_EN;
  2485.                 hpd4 = RREG32(DC_HPD4_INT_CONTROL) & ~DC_HPDx_INT_EN;
  2486.                 if (ASIC_IS_DCE32(rdev)) {
  2487.                         hpd5 = RREG32(DC_HPD5_INT_CONTROL) & ~DC_HPDx_INT_EN;
  2488.                         hpd6 = RREG32(DC_HPD6_INT_CONTROL) & ~DC_HPDx_INT_EN;
  2489.                 }
  2490.         } else {
  2491.                 hdmi2 = RREG32(R600_HDMI_BLOCK2 + R600_HDMI_CNTL) & ~R600_HDMI_INT_EN;
  2492.                 hpd1 = RREG32(DC_HOT_PLUG_DETECT1_INT_CONTROL) & ~DC_HPDx_INT_EN;
  2493.                 hpd2 = RREG32(DC_HOT_PLUG_DETECT2_INT_CONTROL) & ~DC_HPDx_INT_EN;
  2494.                 hpd3 = RREG32(DC_HOT_PLUG_DETECT3_INT_CONTROL) & ~DC_HPDx_INT_EN;
  2495.         }
  2496.  
  2497.         if (rdev->irq.sw_int) {
  2498.                 DRM_DEBUG("r600_irq_set: sw int\n");
  2499.                 cp_int_cntl |= RB_INT_ENABLE;
  2500.                 cp_int_cntl |= TIME_STAMP_INT_ENABLE;
  2501.         }
  2502.         if (rdev->irq.crtc_vblank_int[0] ||
  2503.             rdev->irq.pflip[0]) {
  2504.                 DRM_DEBUG("r600_irq_set: vblank 0\n");
  2505.                 mode_int |= D1MODE_VBLANK_INT_MASK;
  2506.         }
  2507.         if (rdev->irq.crtc_vblank_int[1] ||
  2508.             rdev->irq.pflip[1]) {
  2509.                 DRM_DEBUG("r600_irq_set: vblank 1\n");
  2510.                 mode_int |= D2MODE_VBLANK_INT_MASK;
  2511.         }
  2512.         if (rdev->irq.hpd[0]) {
  2513.                 DRM_DEBUG("r600_irq_set: hpd 1\n");
  2514.                 hpd1 |= DC_HPDx_INT_EN;
  2515.         }
  2516.         if (rdev->irq.hpd[1]) {
  2517.                 DRM_DEBUG("r600_irq_set: hpd 2\n");
  2518.                 hpd2 |= DC_HPDx_INT_EN;
  2519.         }
  2520.         if (rdev->irq.hpd[2]) {
  2521.                 DRM_DEBUG("r600_irq_set: hpd 3\n");
  2522.                 hpd3 |= DC_HPDx_INT_EN;
  2523.         }
  2524.         if (rdev->irq.hpd[3]) {
  2525.                 DRM_DEBUG("r600_irq_set: hpd 4\n");
  2526.                 hpd4 |= DC_HPDx_INT_EN;
  2527.         }
  2528.         if (rdev->irq.hpd[4]) {
  2529.                 DRM_DEBUG("r600_irq_set: hpd 5\n");
  2530.                 hpd5 |= DC_HPDx_INT_EN;
  2531.         }
  2532.         if (rdev->irq.hpd[5]) {
  2533.                 DRM_DEBUG("r600_irq_set: hpd 6\n");
  2534.                 hpd6 |= DC_HPDx_INT_EN;
  2535.         }
  2536.         if (rdev->irq.hdmi[0]) {
  2537.                 DRM_DEBUG("r600_irq_set: hdmi 1\n");
  2538.                 hdmi1 |= R600_HDMI_INT_EN;
  2539.         }
  2540.         if (rdev->irq.hdmi[1]) {
  2541.                 DRM_DEBUG("r600_irq_set: hdmi 2\n");
  2542.                 hdmi2 |= R600_HDMI_INT_EN;
  2543.         }
  2544.         if (rdev->irq.gui_idle) {
  2545.                 DRM_DEBUG("gui idle\n");
  2546.                 grbm_int_cntl |= GUI_IDLE_INT_ENABLE;
  2547.         }
  2548.  
  2549.         WREG32(CP_INT_CNTL, cp_int_cntl);
  2550.         WREG32(DxMODE_INT_MASK, mode_int);
  2551.         WREG32(D1GRPH_INTERRUPT_CONTROL, d1grph);
  2552.         WREG32(D2GRPH_INTERRUPT_CONTROL, d2grph);
  2553.         WREG32(GRBM_INT_CNTL, grbm_int_cntl);
  2554.         WREG32(R600_HDMI_BLOCK1 + R600_HDMI_CNTL, hdmi1);
  2555.         if (ASIC_IS_DCE3(rdev)) {
  2556.                 WREG32(R600_HDMI_BLOCK3 + R600_HDMI_CNTL, hdmi2);
  2557.                 WREG32(DC_HPD1_INT_CONTROL, hpd1);
  2558.                 WREG32(DC_HPD2_INT_CONTROL, hpd2);
  2559.                 WREG32(DC_HPD3_INT_CONTROL, hpd3);
  2560.                 WREG32(DC_HPD4_INT_CONTROL, hpd4);
  2561.                 if (ASIC_IS_DCE32(rdev)) {
  2562.                         WREG32(DC_HPD5_INT_CONTROL, hpd5);
  2563.                         WREG32(DC_HPD6_INT_CONTROL, hpd6);
  2564.                 }
  2565.         } else {
  2566.                 WREG32(R600_HDMI_BLOCK2 + R600_HDMI_CNTL, hdmi2);
  2567.                 WREG32(DC_HOT_PLUG_DETECT1_INT_CONTROL, hpd1);
  2568.                 WREG32(DC_HOT_PLUG_DETECT2_INT_CONTROL, hpd2);
  2569.                 WREG32(DC_HOT_PLUG_DETECT3_INT_CONTROL, hpd3);
  2570.         }
  2571.  
  2572.         return 0;
  2573. }
  2574.  
  2575. static inline void r600_irq_ack(struct radeon_device *rdev)
  2576. {
  2577.         u32 tmp;
  2578.  
  2579.         if (ASIC_IS_DCE3(rdev)) {
  2580.                 rdev->irq.stat_regs.r600.disp_int = RREG32(DCE3_DISP_INTERRUPT_STATUS);
  2581.                 rdev->irq.stat_regs.r600.disp_int_cont = RREG32(DCE3_DISP_INTERRUPT_STATUS_CONTINUE);
  2582.                 rdev->irq.stat_regs.r600.disp_int_cont2 = RREG32(DCE3_DISP_INTERRUPT_STATUS_CONTINUE2);
  2583.         } else {
  2584.                 rdev->irq.stat_regs.r600.disp_int = RREG32(DISP_INTERRUPT_STATUS);
  2585.                 rdev->irq.stat_regs.r600.disp_int_cont = RREG32(DISP_INTERRUPT_STATUS_CONTINUE);
  2586.                 rdev->irq.stat_regs.r600.disp_int_cont2 = 0;
  2587.         }
  2588.         rdev->irq.stat_regs.r600.d1grph_int = RREG32(D1GRPH_INTERRUPT_STATUS);
  2589.         rdev->irq.stat_regs.r600.d2grph_int = RREG32(D2GRPH_INTERRUPT_STATUS);
  2590.  
  2591.         if (rdev->irq.stat_regs.r600.d1grph_int & DxGRPH_PFLIP_INT_OCCURRED)
  2592.                 WREG32(D1GRPH_INTERRUPT_STATUS, DxGRPH_PFLIP_INT_CLEAR);
  2593.         if (rdev->irq.stat_regs.r600.d2grph_int & DxGRPH_PFLIP_INT_OCCURRED)
  2594.                 WREG32(D2GRPH_INTERRUPT_STATUS, DxGRPH_PFLIP_INT_CLEAR);
  2595.         if (rdev->irq.stat_regs.r600.disp_int & LB_D1_VBLANK_INTERRUPT)
  2596.                 WREG32(D1MODE_VBLANK_STATUS, DxMODE_VBLANK_ACK);
  2597.         if (rdev->irq.stat_regs.r600.disp_int & LB_D1_VLINE_INTERRUPT)
  2598.                 WREG32(D1MODE_VLINE_STATUS, DxMODE_VLINE_ACK);
  2599.         if (rdev->irq.stat_regs.r600.disp_int & LB_D2_VBLANK_INTERRUPT)
  2600.                 WREG32(D2MODE_VBLANK_STATUS, DxMODE_VBLANK_ACK);
  2601.         if (rdev->irq.stat_regs.r600.disp_int & LB_D2_VLINE_INTERRUPT)
  2602.                 WREG32(D2MODE_VLINE_STATUS, DxMODE_VLINE_ACK);
  2603.         if (rdev->irq.stat_regs.r600.disp_int & DC_HPD1_INTERRUPT) {
  2604.                 if (ASIC_IS_DCE3(rdev)) {
  2605.                         tmp = RREG32(DC_HPD1_INT_CONTROL);
  2606.                         tmp |= DC_HPDx_INT_ACK;
  2607.                         WREG32(DC_HPD1_INT_CONTROL, tmp);
  2608.                 } else {
  2609.                         tmp = RREG32(DC_HOT_PLUG_DETECT1_INT_CONTROL);
  2610.                         tmp |= DC_HPDx_INT_ACK;
  2611.                         WREG32(DC_HOT_PLUG_DETECT1_INT_CONTROL, tmp);
  2612.                 }
  2613.         }
  2614.         if (rdev->irq.stat_regs.r600.disp_int & DC_HPD2_INTERRUPT) {
  2615.                 if (ASIC_IS_DCE3(rdev)) {
  2616.                         tmp = RREG32(DC_HPD2_INT_CONTROL);
  2617.                         tmp |= DC_HPDx_INT_ACK;
  2618.                         WREG32(DC_HPD2_INT_CONTROL, tmp);
  2619.                 } else {
  2620.                         tmp = RREG32(DC_HOT_PLUG_DETECT2_INT_CONTROL);
  2621.                         tmp |= DC_HPDx_INT_ACK;
  2622.                         WREG32(DC_HOT_PLUG_DETECT2_INT_CONTROL, tmp);
  2623.                 }
  2624.         }
  2625.         if (rdev->irq.stat_regs.r600.disp_int_cont & DC_HPD3_INTERRUPT) {
  2626.                 if (ASIC_IS_DCE3(rdev)) {
  2627.                         tmp = RREG32(DC_HPD3_INT_CONTROL);
  2628.                         tmp |= DC_HPDx_INT_ACK;
  2629.                         WREG32(DC_HPD3_INT_CONTROL, tmp);
  2630.                 } else {
  2631.                         tmp = RREG32(DC_HOT_PLUG_DETECT3_INT_CONTROL);
  2632.                         tmp |= DC_HPDx_INT_ACK;
  2633.                         WREG32(DC_HOT_PLUG_DETECT3_INT_CONTROL, tmp);
  2634.                 }
  2635.         }
  2636.         if (rdev->irq.stat_regs.r600.disp_int_cont & DC_HPD4_INTERRUPT) {
  2637.                 tmp = RREG32(DC_HPD4_INT_CONTROL);
  2638.                 tmp |= DC_HPDx_INT_ACK;
  2639.                 WREG32(DC_HPD4_INT_CONTROL, tmp);
  2640.         }
  2641.         if (ASIC_IS_DCE32(rdev)) {
  2642.                 if (rdev->irq.stat_regs.r600.disp_int_cont2 & DC_HPD5_INTERRUPT) {
  2643.                         tmp = RREG32(DC_HPD5_INT_CONTROL);
  2644.                         tmp |= DC_HPDx_INT_ACK;
  2645.                         WREG32(DC_HPD5_INT_CONTROL, tmp);
  2646.                 }
  2647.                 if (rdev->irq.stat_regs.r600.disp_int_cont2 & DC_HPD6_INTERRUPT) {
  2648.                         tmp = RREG32(DC_HPD5_INT_CONTROL);
  2649.                         tmp |= DC_HPDx_INT_ACK;
  2650.                         WREG32(DC_HPD6_INT_CONTROL, tmp);
  2651.                 }
  2652.         }
  2653.         if (RREG32(R600_HDMI_BLOCK1 + R600_HDMI_STATUS) & R600_HDMI_INT_PENDING) {
  2654.                 WREG32_P(R600_HDMI_BLOCK1 + R600_HDMI_CNTL, R600_HDMI_INT_ACK, ~R600_HDMI_INT_ACK);
  2655.         }
  2656.         if (ASIC_IS_DCE3(rdev)) {
  2657.                 if (RREG32(R600_HDMI_BLOCK3 + R600_HDMI_STATUS) & R600_HDMI_INT_PENDING) {
  2658.                         WREG32_P(R600_HDMI_BLOCK3 + R600_HDMI_CNTL, R600_HDMI_INT_ACK, ~R600_HDMI_INT_ACK);
  2659.                 }
  2660.         } else {
  2661.                 if (RREG32(R600_HDMI_BLOCK2 + R600_HDMI_STATUS) & R600_HDMI_INT_PENDING) {
  2662.                         WREG32_P(R600_HDMI_BLOCK2 + R600_HDMI_CNTL, R600_HDMI_INT_ACK, ~R600_HDMI_INT_ACK);
  2663.                 }
  2664.         }
  2665. }
  2666.  
  2667. static inline u32 r600_get_ih_wptr(struct radeon_device *rdev)
  2668. {
  2669.         u32 wptr, tmp;
  2670.  
  2671.         if (rdev->wb.enabled)
  2672.                 wptr = le32_to_cpu(rdev->wb.wb[R600_WB_IH_WPTR_OFFSET/4]);
  2673.         else
  2674.                 wptr = RREG32(IH_RB_WPTR);
  2675.  
  2676.         if (wptr & RB_OVERFLOW) {
  2677.                 /* When a ring buffer overflow happen start parsing interrupt
  2678.                  * from the last not overwritten vector (wptr + 16). Hopefully
  2679.                  * this should allow us to catchup.
  2680.                  */
  2681.                 dev_warn(rdev->dev, "IH ring buffer overflow (0x%08X, %d, %d)\n",
  2682.                         wptr, rdev->ih.rptr, (wptr + 16) + rdev->ih.ptr_mask);
  2683.                 rdev->ih.rptr = (wptr + 16) & rdev->ih.ptr_mask;
  2684.                 tmp = RREG32(IH_RB_CNTL);
  2685.                 tmp |= IH_WPTR_OVERFLOW_CLEAR;
  2686.                 WREG32(IH_RB_CNTL, tmp);
  2687.         }
  2688.         return (wptr & rdev->ih.ptr_mask);
  2689. }
  2690.  
  2691. /*        r600 IV Ring
  2692.  * Each IV ring entry is 128 bits:
  2693.  * [7:0]    - interrupt source id
  2694.  * [31:8]   - reserved
  2695.  * [59:32]  - interrupt source data
  2696.  * [127:60]  - reserved
  2697.  *
  2698.  * The basic interrupt vector entries
  2699.  * are decoded as follows:
  2700.  * src_id  src_data  description
  2701.  *      1         0  D1 Vblank
  2702.  *      1         1  D1 Vline
  2703.  *      5         0  D2 Vblank
  2704.  *      5         1  D2 Vline
  2705.  *     19         0  FP Hot plug detection A
  2706.  *     19         1  FP Hot plug detection B
  2707.  *     19         2  DAC A auto-detection
  2708.  *     19         3  DAC B auto-detection
  2709.  *     21         4  HDMI block A
  2710.  *     21         5  HDMI block B
  2711.  *    176         -  CP_INT RB
  2712.  *    177         -  CP_INT IB1
  2713.  *    178         -  CP_INT IB2
  2714.  *    181         -  EOP Interrupt
  2715.  *    233         -  GUI Idle
  2716.  *
  2717.  * Note, these are based on r600 and may need to be
  2718.  * adjusted or added to on newer asics
  2719.  */
  2720.  
  2721. #define DRM_DEBUG(...)
  2722.  
  2723. int r600_irq_process(struct radeon_device *rdev)
  2724. {
  2725.         u32 wptr;
  2726.         u32 rptr;
  2727.         u32 src_id, src_data;
  2728.         u32 ring_index;
  2729.         unsigned long flags;
  2730.         bool queue_hotplug = false;
  2731.  
  2732.         if (!rdev->ih.enabled || rdev->shutdown)
  2733.                 return IRQ_NONE;
  2734.  
  2735.         /* No MSIs, need a dummy read to flush PCI DMAs */
  2736.         if (!rdev->msi_enabled)
  2737.                 RREG32(IH_RB_WPTR);
  2738.  
  2739.         wptr = r600_get_ih_wptr(rdev);
  2740.         rptr = rdev->ih.rptr;
  2741. //   DRM_DEBUG("r600_irq_process start: rptr %d, wptr %d\n", rptr, wptr);
  2742.  
  2743.         spin_lock_irqsave(&rdev->ih.lock, flags);
  2744.  
  2745.         if (rptr == wptr) {
  2746.                 spin_unlock_irqrestore(&rdev->ih.lock, flags);
  2747.                 return IRQ_NONE;
  2748.         }
  2749.  
  2750. restart_ih:
  2751.         /* Order reading of wptr vs. reading of IH ring data */
  2752.         rmb();
  2753.  
  2754.         /* display interrupts */
  2755.         r600_irq_ack(rdev);
  2756.  
  2757.         rdev->ih.wptr = wptr;
  2758.         while (rptr != wptr) {
  2759.                 /* wptr/rptr are in bytes! */
  2760.                 ring_index = rptr / 4;
  2761.                 src_id = le32_to_cpu(rdev->ih.ring[ring_index]) & 0xff;
  2762.                 src_data = le32_to_cpu(rdev->ih.ring[ring_index + 1]) & 0xfffffff;
  2763.  
  2764.                 switch (src_id) {
  2765.                 case 1: /* D1 vblank/vline */
  2766.                         switch (src_data) {
  2767.                         case 0: /* D1 vblank */
  2768.                                 if (rdev->irq.stat_regs.r600.disp_int & LB_D1_VBLANK_INTERRUPT) {
  2769.                                         if (rdev->irq.crtc_vblank_int[0]) {
  2770. //                       drm_handle_vblank(rdev->ddev, 0);
  2771.                                                 rdev->pm.vblank_sync = true;
  2772. //                       wake_up(&rdev->irq.vblank_queue);
  2773.                                         }
  2774. //                   if (rdev->irq.pflip[0])
  2775. //                       radeon_crtc_handle_flip(rdev, 0);
  2776.                                         rdev->irq.stat_regs.r600.disp_int &= ~LB_D1_VBLANK_INTERRUPT;
  2777.                                         DRM_DEBUG("IH: D1 vblank\n");
  2778.                                 }
  2779.                                 break;
  2780.                         case 1: /* D1 vline */
  2781.                                 if (rdev->irq.stat_regs.r600.disp_int & LB_D1_VLINE_INTERRUPT) {
  2782.                                         rdev->irq.stat_regs.r600.disp_int &= ~LB_D1_VLINE_INTERRUPT;
  2783.                                         DRM_DEBUG("IH: D1 vline\n");
  2784.                                 }
  2785.                                 break;
  2786.                         default:
  2787.                                 DRM_DEBUG("Unhandled interrupt: %d %d\n", src_id, src_data);
  2788.                                 break;
  2789.                         }
  2790.                         break;
  2791.                 case 5: /* D2 vblank/vline */
  2792.                         switch (src_data) {
  2793.                         case 0: /* D2 vblank */
  2794.                                 if (rdev->irq.stat_regs.r600.disp_int & LB_D2_VBLANK_INTERRUPT) {
  2795.                                         if (rdev->irq.crtc_vblank_int[1]) {
  2796. //                       drm_handle_vblank(rdev->ddev, 1);
  2797.                                                 rdev->pm.vblank_sync = true;
  2798. //                       wake_up(&rdev->irq.vblank_queue);
  2799.                                         }
  2800. //                   if (rdev->irq.pflip[1])
  2801. //                       radeon_crtc_handle_flip(rdev, 1);
  2802.                                         rdev->irq.stat_regs.r600.disp_int &= ~LB_D2_VBLANK_INTERRUPT;
  2803.                                         DRM_DEBUG("IH: D2 vblank\n");
  2804.                                 }
  2805.                                 break;
  2806.                         case 1: /* D1 vline */
  2807.                                 if (rdev->irq.stat_regs.r600.disp_int & LB_D2_VLINE_INTERRUPT) {
  2808.                                         rdev->irq.stat_regs.r600.disp_int &= ~LB_D2_VLINE_INTERRUPT;
  2809.                                         DRM_DEBUG("IH: D2 vline\n");
  2810.                                 }
  2811.                                 break;
  2812.                         default:
  2813.                                 DRM_DEBUG("Unhandled interrupt: %d %d\n", src_id, src_data);
  2814.                                 break;
  2815.                         }
  2816.                         break;
  2817.                 case 19: /* HPD/DAC hotplug */
  2818.                         switch (src_data) {
  2819.                         case 0:
  2820.                                 if (rdev->irq.stat_regs.r600.disp_int & DC_HPD1_INTERRUPT) {
  2821.                                         rdev->irq.stat_regs.r600.disp_int &= ~DC_HPD1_INTERRUPT;
  2822.                                         queue_hotplug = true;
  2823.                                         DRM_DEBUG("IH: HPD1\n");
  2824.                                 }
  2825.                                 break;
  2826.                         case 1:
  2827.                                 if (rdev->irq.stat_regs.r600.disp_int & DC_HPD2_INTERRUPT) {
  2828.                                         rdev->irq.stat_regs.r600.disp_int &= ~DC_HPD2_INTERRUPT;
  2829.                                         queue_hotplug = true;
  2830.                                         DRM_DEBUG("IH: HPD2\n");
  2831.                                 }
  2832.                                 break;
  2833.                         case 4:
  2834.                                 if (rdev->irq.stat_regs.r600.disp_int_cont & DC_HPD3_INTERRUPT) {
  2835.                                         rdev->irq.stat_regs.r600.disp_int_cont &= ~DC_HPD3_INTERRUPT;
  2836.                                         queue_hotplug = true;
  2837.                                         DRM_DEBUG("IH: HPD3\n");
  2838.                                 }
  2839.                                 break;
  2840.                         case 5:
  2841.                                 if (rdev->irq.stat_regs.r600.disp_int_cont & DC_HPD4_INTERRUPT) {
  2842.                                         rdev->irq.stat_regs.r600.disp_int_cont &= ~DC_HPD4_INTERRUPT;
  2843.                                         queue_hotplug = true;
  2844.                                         DRM_DEBUG("IH: HPD4\n");
  2845.                                 }
  2846.                                 break;
  2847.                         case 10:
  2848.                                 if (rdev->irq.stat_regs.r600.disp_int_cont2 & DC_HPD5_INTERRUPT) {
  2849.                                         rdev->irq.stat_regs.r600.disp_int_cont2 &= ~DC_HPD5_INTERRUPT;
  2850.                                         queue_hotplug = true;
  2851.                                         DRM_DEBUG("IH: HPD5\n");
  2852.                                 }
  2853.                                 break;
  2854.                         case 12:
  2855.                                 if (rdev->irq.stat_regs.r600.disp_int_cont2 & DC_HPD6_INTERRUPT) {
  2856.                                         rdev->irq.stat_regs.r600.disp_int_cont2 &= ~DC_HPD6_INTERRUPT;
  2857.                                         queue_hotplug = true;
  2858.                                         DRM_DEBUG("IH: HPD6\n");
  2859.                                 }
  2860.                                 break;
  2861.                         default:
  2862.                                 DRM_DEBUG("Unhandled interrupt: %d %d\n", src_id, src_data);
  2863.                                 break;
  2864.                         }
  2865.                         break;
  2866.                 case 21: /* HDMI */
  2867.                         DRM_DEBUG("IH: HDMI: 0x%x\n", src_data);
  2868. //           r600_audio_schedule_polling(rdev);
  2869.                         break;
  2870.                 case 176: /* CP_INT in ring buffer */
  2871.                 case 177: /* CP_INT in IB1 */
  2872.                 case 178: /* CP_INT in IB2 */
  2873.                         DRM_DEBUG("IH: CP int: 0x%08x\n", src_data);
  2874.             radeon_fence_process(rdev);
  2875.                         break;
  2876.                 case 181: /* CP EOP event */
  2877.                         DRM_DEBUG("IH: CP EOP\n");
  2878.                         radeon_fence_process(rdev);
  2879.                         break;
  2880.                 case 233: /* GUI IDLE */
  2881.                         DRM_DEBUG("IH: GUI idle\n");
  2882.                         rdev->pm.gui_idle = true;
  2883. //           wake_up(&rdev->irq.idle_queue);
  2884.                         break;
  2885.                 default:
  2886.                         DRM_DEBUG("Unhandled interrupt: %d %d\n", src_id, src_data);
  2887.                         break;
  2888.                 }
  2889.  
  2890.                 /* wptr/rptr are in bytes! */
  2891.                 rptr += 16;
  2892.                 rptr &= rdev->ih.ptr_mask;
  2893.         }
  2894.         /* make sure wptr hasn't changed while processing */
  2895.         wptr = r600_get_ih_wptr(rdev);
  2896.         if (wptr != rdev->ih.wptr)
  2897.                 goto restart_ih;
  2898. //      if (queue_hotplug)
  2899. //              schedule_work(&rdev->hotplug_work);
  2900.         rdev->ih.rptr = rptr;
  2901.         WREG32(IH_RB_RPTR, rdev->ih.rptr);
  2902.         spin_unlock_irqrestore(&rdev->ih.lock, flags);
  2903.         return IRQ_HANDLED;
  2904. }
  2905.  
  2906. /*
  2907.  * Debugfs info
  2908.  */
  2909. #if defined(CONFIG_DEBUG_FS)
  2910.  
  2911. static int r600_debugfs_cp_ring_info(struct seq_file *m, void *data)
  2912. {
  2913.         struct drm_info_node *node = (struct drm_info_node *) m->private;
  2914.         struct drm_device *dev = node->minor->dev;
  2915.         struct radeon_device *rdev = dev->dev_private;
  2916.         unsigned count, i, j;
  2917.  
  2918.         radeon_ring_free_size(rdev);
  2919.         count = (rdev->cp.ring_size / 4) - rdev->cp.ring_free_dw;
  2920.         seq_printf(m, "CP_STAT 0x%08x\n", RREG32(CP_STAT));
  2921.         seq_printf(m, "CP_RB_WPTR 0x%08x\n", RREG32(CP_RB_WPTR));
  2922.         seq_printf(m, "CP_RB_RPTR 0x%08x\n", RREG32(CP_RB_RPTR));
  2923.         seq_printf(m, "driver's copy of the CP_RB_WPTR 0x%08x\n", rdev->cp.wptr);
  2924.         seq_printf(m, "driver's copy of the CP_RB_RPTR 0x%08x\n", rdev->cp.rptr);
  2925.         seq_printf(m, "%u free dwords in ring\n", rdev->cp.ring_free_dw);
  2926.         seq_printf(m, "%u dwords in ring\n", count);
  2927.         i = rdev->cp.rptr;
  2928.         for (j = 0; j <= count; j++) {
  2929.                 seq_printf(m, "r[%04d]=0x%08x\n", i, rdev->cp.ring[i]);
  2930.                 i = (i + 1) & rdev->cp.ptr_mask;
  2931.         }
  2932.         return 0;
  2933. }
  2934.  
  2935. static int r600_debugfs_mc_info(struct seq_file *m, void *data)
  2936. {
  2937.         struct drm_info_node *node = (struct drm_info_node *) m->private;
  2938.         struct drm_device *dev = node->minor->dev;
  2939.         struct radeon_device *rdev = dev->dev_private;
  2940.  
  2941.         DREG32_SYS(m, rdev, R_000E50_SRBM_STATUS);
  2942.         DREG32_SYS(m, rdev, VM_L2_STATUS);
  2943.         return 0;
  2944. }
  2945.  
  2946. static struct drm_info_list r600_mc_info_list[] = {
  2947.         {"r600_mc_info", r600_debugfs_mc_info, 0, NULL},
  2948.         {"r600_ring_info", r600_debugfs_cp_ring_info, 0, NULL},
  2949. };
  2950. #endif
  2951.  
  2952. int r600_debugfs_mc_info_init(struct radeon_device *rdev)
  2953. {
  2954. #if defined(CONFIG_DEBUG_FS)
  2955.         return radeon_debugfs_add_files(rdev, r600_mc_info_list, ARRAY_SIZE(r600_mc_info_list));
  2956. #else
  2957.         return 0;
  2958. #endif
  2959. }
  2960.  
  2961. /**
  2962.  * r600_ioctl_wait_idle - flush host path cache on wait idle ioctl
  2963.  * rdev: radeon device structure
  2964.  * bo: buffer object struct which userspace is waiting for idle
  2965.  *
  2966.  * Some R6XX/R7XX doesn't seems to take into account HDP flush performed
  2967.  * through ring buffer, this leads to corruption in rendering, see
  2968.  * http://bugzilla.kernel.org/show_bug.cgi?id=15186 to avoid this we
  2969.  * directly perform HDP flush by writing register through MMIO.
  2970.  */
  2971. void r600_ioctl_wait_idle(struct radeon_device *rdev, struct radeon_bo *bo)
  2972. {
  2973.         /* r7xx hw bug.  write to HDP_DEBUG1 followed by fb read
  2974.          * rather than write to HDP_REG_COHERENCY_FLUSH_CNTL.
  2975.          * This seems to cause problems on some AGP cards. Just use the old
  2976.          * method for them.
  2977.          */
  2978.         if ((rdev->family >= CHIP_RV770) && (rdev->family <= CHIP_RV740) &&
  2979.             rdev->vram_scratch.ptr && !(rdev->flags & RADEON_IS_AGP)) {
  2980.                 void __iomem *ptr = (void *)rdev->vram_scratch.ptr;
  2981.                 u32 tmp;
  2982.  
  2983.                 WREG32(HDP_DEBUG1, 0);
  2984.                 tmp = readl((void __iomem *)ptr);
  2985.         } else
  2986.         WREG32(R_005480_HDP_MEM_COHERENCY_FLUSH_CNTL, 0x1);
  2987. }
  2988.  
  2989. void r600_set_pcie_lanes(struct radeon_device *rdev, int lanes)
  2990. {
  2991.         u32 link_width_cntl, mask, target_reg;
  2992.  
  2993.         if (rdev->flags & RADEON_IS_IGP)
  2994.                 return;
  2995.  
  2996.         if (!(rdev->flags & RADEON_IS_PCIE))
  2997.                 return;
  2998.  
  2999.         /* x2 cards have a special sequence */
  3000.         if (ASIC_IS_X2(rdev))
  3001.                 return;
  3002.  
  3003.         /* FIXME wait for idle */
  3004.  
  3005.         switch (lanes) {
  3006.         case 0:
  3007.                 mask = RADEON_PCIE_LC_LINK_WIDTH_X0;
  3008.                 break;
  3009.         case 1:
  3010.                 mask = RADEON_PCIE_LC_LINK_WIDTH_X1;
  3011.                 break;
  3012.         case 2:
  3013.                 mask = RADEON_PCIE_LC_LINK_WIDTH_X2;
  3014.                 break;
  3015.         case 4:
  3016.                 mask = RADEON_PCIE_LC_LINK_WIDTH_X4;
  3017.                 break;
  3018.         case 8:
  3019.                 mask = RADEON_PCIE_LC_LINK_WIDTH_X8;
  3020.                 break;
  3021.         case 12:
  3022.                 mask = RADEON_PCIE_LC_LINK_WIDTH_X12;
  3023.                 break;
  3024.         case 16:
  3025.         default:
  3026.                 mask = RADEON_PCIE_LC_LINK_WIDTH_X16;
  3027.                 break;
  3028.         }
  3029.  
  3030.         link_width_cntl = RREG32_PCIE_P(RADEON_PCIE_LC_LINK_WIDTH_CNTL);
  3031.  
  3032.         if ((link_width_cntl & RADEON_PCIE_LC_LINK_WIDTH_RD_MASK) ==
  3033.             (mask << RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT))
  3034.                 return;
  3035.  
  3036.         if (link_width_cntl & R600_PCIE_LC_UPCONFIGURE_DIS)
  3037.                 return;
  3038.  
  3039.         link_width_cntl &= ~(RADEON_PCIE_LC_LINK_WIDTH_MASK |
  3040.                              RADEON_PCIE_LC_RECONFIG_NOW |
  3041.                              R600_PCIE_LC_RENEGOTIATE_EN |
  3042.                              R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE);
  3043.         link_width_cntl |= mask;
  3044.  
  3045.         WREG32_PCIE_P(RADEON_PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl);
  3046.  
  3047.         /* some northbridges can renegotiate the link rather than requiring
  3048.          * a complete re-config.
  3049.          * e.g., AMD 780/790 northbridges (pci ids: 0x5956, 0x5957, 0x5958, etc.)
  3050.          */
  3051.         if (link_width_cntl & R600_PCIE_LC_RENEGOTIATION_SUPPORT)
  3052.                 link_width_cntl |= R600_PCIE_LC_RENEGOTIATE_EN | R600_PCIE_LC_UPCONFIGURE_SUPPORT;
  3053.         else
  3054.                 link_width_cntl |= R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE;
  3055.  
  3056.         WREG32_PCIE_P(RADEON_PCIE_LC_LINK_WIDTH_CNTL, (link_width_cntl |
  3057.                                                        RADEON_PCIE_LC_RECONFIG_NOW));
  3058.  
  3059.         if (rdev->family >= CHIP_RV770)
  3060.                 target_reg = R700_TARGET_AND_CURRENT_PROFILE_INDEX;
  3061.         else
  3062.                 target_reg = R600_TARGET_AND_CURRENT_PROFILE_INDEX;
  3063.  
  3064.         /* wait for lane set to complete */
  3065.         link_width_cntl = RREG32(target_reg);
  3066.         while (link_width_cntl == 0xffffffff)
  3067.                 link_width_cntl = RREG32(target_reg);
  3068.  
  3069. }
  3070.  
  3071. int r600_get_pcie_lanes(struct radeon_device *rdev)
  3072. {
  3073.         u32 link_width_cntl;
  3074.  
  3075.         if (rdev->flags & RADEON_IS_IGP)
  3076.                 return 0;
  3077.  
  3078.         if (!(rdev->flags & RADEON_IS_PCIE))
  3079.                 return 0;
  3080.  
  3081.         /* x2 cards have a special sequence */
  3082.         if (ASIC_IS_X2(rdev))
  3083.                 return 0;
  3084.  
  3085.         /* FIXME wait for idle */
  3086.  
  3087.         link_width_cntl = RREG32_PCIE_P(RADEON_PCIE_LC_LINK_WIDTH_CNTL);
  3088.  
  3089.         switch ((link_width_cntl & RADEON_PCIE_LC_LINK_WIDTH_RD_MASK) >> RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT) {
  3090.         case RADEON_PCIE_LC_LINK_WIDTH_X0:
  3091.                 return 0;
  3092.         case RADEON_PCIE_LC_LINK_WIDTH_X1:
  3093.                 return 1;
  3094.         case RADEON_PCIE_LC_LINK_WIDTH_X2:
  3095.                 return 2;
  3096.         case RADEON_PCIE_LC_LINK_WIDTH_X4:
  3097.                 return 4;
  3098.         case RADEON_PCIE_LC_LINK_WIDTH_X8:
  3099.                 return 8;
  3100.         case RADEON_PCIE_LC_LINK_WIDTH_X16:
  3101.         default:
  3102.                 return 16;
  3103.         }
  3104. }
  3105.  
  3106. static void r600_pcie_gen2_enable(struct radeon_device *rdev)
  3107. {
  3108.         u32 link_width_cntl, lanes, speed_cntl, training_cntl, tmp;
  3109.         u16 link_cntl2;
  3110.  
  3111.         if (radeon_pcie_gen2 == 0)
  3112.                 return;
  3113.  
  3114.         if (rdev->flags & RADEON_IS_IGP)
  3115.                 return;
  3116.  
  3117.         if (!(rdev->flags & RADEON_IS_PCIE))
  3118.                 return;
  3119.  
  3120.         /* x2 cards have a special sequence */
  3121.         if (ASIC_IS_X2(rdev))
  3122.                 return;
  3123.  
  3124.         /* only RV6xx+ chips are supported */
  3125.         if (rdev->family <= CHIP_R600)
  3126.                 return;
  3127.  
  3128.         /* 55 nm r6xx asics */
  3129.         if ((rdev->family == CHIP_RV670) ||
  3130.             (rdev->family == CHIP_RV620) ||
  3131.             (rdev->family == CHIP_RV635)) {
  3132.                 /* advertise upconfig capability */
  3133.                 link_width_cntl = RREG32_PCIE_P(PCIE_LC_LINK_WIDTH_CNTL);
  3134.                 link_width_cntl &= ~LC_UPCONFIGURE_DIS;
  3135.                 WREG32_PCIE_P(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl);
  3136.                 link_width_cntl = RREG32_PCIE_P(PCIE_LC_LINK_WIDTH_CNTL);
  3137.                 if (link_width_cntl & LC_RENEGOTIATION_SUPPORT) {
  3138.                         lanes = (link_width_cntl & LC_LINK_WIDTH_RD_MASK) >> LC_LINK_WIDTH_RD_SHIFT;
  3139.                         link_width_cntl &= ~(LC_LINK_WIDTH_MASK |
  3140.                                              LC_RECONFIG_ARC_MISSING_ESCAPE);
  3141.                         link_width_cntl |= lanes | LC_RECONFIG_NOW | LC_RENEGOTIATE_EN;
  3142.                         WREG32_PCIE_P(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl);
  3143.                 } else {
  3144.                         link_width_cntl |= LC_UPCONFIGURE_DIS;
  3145.                         WREG32_PCIE_P(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl);
  3146.                 }
  3147.         }
  3148.  
  3149.         speed_cntl = RREG32_PCIE_P(PCIE_LC_SPEED_CNTL);
  3150.         if ((speed_cntl & LC_OTHER_SIDE_EVER_SENT_GEN2) &&
  3151.             (speed_cntl & LC_OTHER_SIDE_SUPPORTS_GEN2)) {
  3152.  
  3153.                 /* 55 nm r6xx asics */
  3154.                 if ((rdev->family == CHIP_RV670) ||
  3155.                     (rdev->family == CHIP_RV620) ||
  3156.                     (rdev->family == CHIP_RV635)) {
  3157.                         WREG32(MM_CFGREGS_CNTL, 0x8);
  3158.                         link_cntl2 = RREG32(0x4088);
  3159.                         WREG32(MM_CFGREGS_CNTL, 0);
  3160.                         /* not supported yet */
  3161.                         if (link_cntl2 & SELECTABLE_DEEMPHASIS)
  3162.                                 return;
  3163.                 }
  3164.  
  3165.                 speed_cntl &= ~LC_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK;
  3166.                 speed_cntl |= (0x3 << LC_SPEED_CHANGE_ATTEMPTS_ALLOWED_SHIFT);
  3167.                 speed_cntl &= ~LC_VOLTAGE_TIMER_SEL_MASK;
  3168.                 speed_cntl &= ~LC_FORCE_DIS_HW_SPEED_CHANGE;
  3169.                 speed_cntl |= LC_FORCE_EN_HW_SPEED_CHANGE;
  3170.                 WREG32_PCIE_P(PCIE_LC_SPEED_CNTL, speed_cntl);
  3171.  
  3172.                 tmp = RREG32(0x541c);
  3173.                 WREG32(0x541c, tmp | 0x8);
  3174.                 WREG32(MM_CFGREGS_CNTL, MM_WR_TO_CFG_EN);
  3175.                 link_cntl2 = RREG16(0x4088);
  3176.                 link_cntl2 &= ~TARGET_LINK_SPEED_MASK;
  3177.                 link_cntl2 |= 0x2;
  3178.                 WREG16(0x4088, link_cntl2);
  3179.                 WREG32(MM_CFGREGS_CNTL, 0);
  3180.  
  3181.                 if ((rdev->family == CHIP_RV670) ||
  3182.                     (rdev->family == CHIP_RV620) ||
  3183.                     (rdev->family == CHIP_RV635)) {
  3184.                         training_cntl = RREG32_PCIE_P(PCIE_LC_TRAINING_CNTL);
  3185.                         training_cntl &= ~LC_POINT_7_PLUS_EN;
  3186.                         WREG32_PCIE_P(PCIE_LC_TRAINING_CNTL, training_cntl);
  3187.                 } else {
  3188.                         speed_cntl = RREG32_PCIE_P(PCIE_LC_SPEED_CNTL);
  3189.                         speed_cntl &= ~LC_TARGET_LINK_SPEED_OVERRIDE_EN;
  3190.                         WREG32_PCIE_P(PCIE_LC_SPEED_CNTL, speed_cntl);
  3191.                 }
  3192.  
  3193.                 speed_cntl = RREG32_PCIE_P(PCIE_LC_SPEED_CNTL);
  3194.                 speed_cntl |= LC_GEN2_EN_STRAP;
  3195.                 WREG32_PCIE_P(PCIE_LC_SPEED_CNTL, speed_cntl);
  3196.  
  3197.         } else {
  3198.                 link_width_cntl = RREG32_PCIE_P(PCIE_LC_LINK_WIDTH_CNTL);
  3199.                 /* XXX: only disable it if gen1 bridge vendor == 0x111d or 0x1106 */
  3200.                 if (1)
  3201.                         link_width_cntl |= LC_UPCONFIGURE_DIS;
  3202.                 else
  3203.                         link_width_cntl &= ~LC_UPCONFIGURE_DIS;
  3204.                 WREG32_PCIE_P(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl);
  3205.         }
  3206. }
  3207.