Subversion Repositories Kolibri OS

Rev

Rev 1963 | Rev 3764 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. /*
  2.  * Copyright 2008 Advanced Micro Devices, Inc.
  3.  * Copyright 2008 Red Hat Inc.
  4.  * Copyright 2009 Jerome Glisse.
  5.  *
  6.  * Permission is hereby granted, free of charge, to any person obtaining a
  7.  * copy of this software and associated documentation files (the "Software"),
  8.  * to deal in the Software without restriction, including without limitation
  9.  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10.  * and/or sell copies of the Software, and to permit persons to whom the
  11.  * Software is furnished to do so, subject to the following conditions:
  12.  *
  13.  * The above copyright notice and this permission notice shall be included in
  14.  * all copies or substantial portions of the Software.
  15.  *
  16.  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17.  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18.  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19.  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20.  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21.  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22.  * OTHER DEALINGS IN THE SOFTWARE.
  23.  *
  24.  * Authors: Dave Airlie
  25.  *          Alex Deucher
  26.  *          Jerome Glisse
  27.  */
  28. #include "drmP.h"
  29. #include "drm.h"
  30. #include "radeon_drm.h"
  31. #include "radeon_reg.h"
  32. #include "radeon.h"
  33. #include "radeon_asic.h"
  34.  
  35. #include "r100d.h"
  36. #include "r200_reg_safe.h"
  37.  
  38. #if 0
  39.  
  40. #include "r100_track.h"
  41.  
  42. static int r200_get_vtx_size_0(uint32_t vtx_fmt_0)
  43. {
  44.         int vtx_size, i;
  45.         vtx_size = 2;
  46.  
  47.         if (vtx_fmt_0 & R200_VTX_Z0)
  48.                 vtx_size++;
  49.         if (vtx_fmt_0 & R200_VTX_W0)
  50.                 vtx_size++;
  51.         /* blend weight */
  52.         if (vtx_fmt_0 & (0x7 << R200_VTX_WEIGHT_COUNT_SHIFT))
  53.                 vtx_size += (vtx_fmt_0 >> R200_VTX_WEIGHT_COUNT_SHIFT) & 0x7;
  54.         if (vtx_fmt_0 & R200_VTX_PV_MATRIX_SEL)
  55.                 vtx_size++;
  56.         if (vtx_fmt_0 & R200_VTX_N0)
  57.                 vtx_size += 3;
  58.         if (vtx_fmt_0 & R200_VTX_POINT_SIZE)
  59.                 vtx_size++;
  60.         if (vtx_fmt_0 & R200_VTX_DISCRETE_FOG)
  61.                 vtx_size++;
  62.         if (vtx_fmt_0 & R200_VTX_SHININESS_0)
  63.                 vtx_size++;
  64.         if (vtx_fmt_0 & R200_VTX_SHININESS_1)
  65.                 vtx_size++;
  66.         for (i = 0; i < 8; i++) {
  67.                 int color_size = (vtx_fmt_0 >> (11 + 2*i)) & 0x3;
  68.                 switch (color_size) {
  69.                 case 0: break;
  70.                 case 1: vtx_size++; break;
  71.                 case 2: vtx_size += 3; break;
  72.                 case 3: vtx_size += 4; break;
  73.                 }
  74.         }
  75.         if (vtx_fmt_0 & R200_VTX_XY1)
  76.                 vtx_size += 2;
  77.         if (vtx_fmt_0 & R200_VTX_Z1)
  78.                 vtx_size++;
  79.         if (vtx_fmt_0 & R200_VTX_W1)
  80.                 vtx_size++;
  81.         if (vtx_fmt_0 & R200_VTX_N1)
  82.                 vtx_size += 3;
  83.         return vtx_size;
  84. }
  85. #endif
  86.  
  87. int r200_copy_dma(struct radeon_device *rdev,
  88.                   uint64_t src_offset,
  89.                   uint64_t dst_offset,
  90.                   unsigned num_pages,
  91.                   struct radeon_fence *fence)
  92. {
  93.         uint32_t size;
  94.         uint32_t cur_size;
  95.         int i, num_loops;
  96.         int r = 0;
  97.  
  98.         /* radeon pitch is /64 */
  99.         size = num_pages << PAGE_SHIFT;
  100.         num_loops = DIV_ROUND_UP(size, 0x1FFFFF);
  101.         r = radeon_ring_lock(rdev, num_loops * 4 + 64);
  102.         if (r) {
  103.                 DRM_ERROR("radeon: moving bo (%d).\n", r);
  104.                 return r;
  105.         }
  106.         /* Must wait for 2D idle & clean before DMA or hangs might happen */
  107.         radeon_ring_write(rdev, PACKET0(RADEON_WAIT_UNTIL, 0));
  108.         radeon_ring_write(rdev, (1 << 16));
  109.         for (i = 0; i < num_loops; i++) {
  110.                 cur_size = size;
  111.                 if (cur_size > 0x1FFFFF) {
  112.                         cur_size = 0x1FFFFF;
  113.                 }
  114.                 size -= cur_size;
  115.                 radeon_ring_write(rdev, PACKET0(0x720, 2));
  116.                 radeon_ring_write(rdev, src_offset);
  117.                 radeon_ring_write(rdev, dst_offset);
  118.                 radeon_ring_write(rdev, cur_size | (1 << 31) | (1 << 30));
  119.                 src_offset += cur_size;
  120.                 dst_offset += cur_size;
  121.         }
  122.         radeon_ring_write(rdev, PACKET0(RADEON_WAIT_UNTIL, 0));
  123.         radeon_ring_write(rdev, RADEON_WAIT_DMA_GUI_IDLE);
  124.         if (fence) {
  125.                 r = radeon_fence_emit(rdev, fence);
  126.         }
  127.         radeon_ring_unlock_commit(rdev);
  128.         return r;
  129. }
  130. #if 0
  131.  
  132. static int r200_get_vtx_size_1(uint32_t vtx_fmt_1)
  133. {
  134.         int vtx_size, i, tex_size;
  135.         vtx_size = 0;
  136.         for (i = 0; i < 6; i++) {
  137.                 tex_size = (vtx_fmt_1 >> (i * 3)) & 0x7;
  138.                 if (tex_size > 4)
  139.                         continue;
  140.                 vtx_size += tex_size;
  141.         }
  142.         return vtx_size;
  143. }
  144.  
  145. int r200_packet0_check(struct radeon_cs_parser *p,
  146.                        struct radeon_cs_packet *pkt,
  147.                        unsigned idx, unsigned reg)
  148. {
  149.         struct radeon_cs_reloc *reloc;
  150.         struct r100_cs_track *track;
  151.         volatile uint32_t *ib;
  152.         uint32_t tmp;
  153.         int r;
  154.         int i;
  155.         int face;
  156.         u32 tile_flags = 0;
  157.         u32 idx_value;
  158.  
  159.         ib = p->ib->ptr;
  160.         track = (struct r100_cs_track *)p->track;
  161.         idx_value = radeon_get_ib_value(p, idx);
  162.         switch (reg) {
  163.         case RADEON_CRTC_GUI_TRIG_VLINE:
  164.                 r = r100_cs_packet_parse_vline(p);
  165.                 if (r) {
  166.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  167.                                   idx, reg);
  168.                         r100_cs_dump_packet(p, pkt);
  169.                         return r;
  170.                 }
  171.                 break;
  172.                 /* FIXME: only allow PACKET3 blit? easier to check for out of
  173.                  * range access */
  174.         case RADEON_DST_PITCH_OFFSET:
  175.         case RADEON_SRC_PITCH_OFFSET:
  176.                 r = r100_reloc_pitch_offset(p, pkt, idx, reg);
  177.                 if (r)
  178.                         return r;
  179.                 break;
  180.         case RADEON_RB3D_DEPTHOFFSET:
  181.                 r = r100_cs_packet_next_reloc(p, &reloc);
  182.                 if (r) {
  183.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  184.                                   idx, reg);
  185.                         r100_cs_dump_packet(p, pkt);
  186.                         return r;
  187.                 }
  188.                 track->zb.robj = reloc->robj;
  189.                 track->zb.offset = idx_value;
  190.                 track->zb_dirty = true;
  191.                 ib[idx] = idx_value + ((u32)reloc->lobj.gpu_offset);
  192.                 break;
  193.         case RADEON_RB3D_COLOROFFSET:
  194.                 r = r100_cs_packet_next_reloc(p, &reloc);
  195.                 if (r) {
  196.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  197.                                   idx, reg);
  198.                         r100_cs_dump_packet(p, pkt);
  199.                         return r;
  200.                 }
  201.                 track->cb[0].robj = reloc->robj;
  202.                 track->cb[0].offset = idx_value;
  203.                 track->cb_dirty = true;
  204.                 ib[idx] = idx_value + ((u32)reloc->lobj.gpu_offset);
  205.                 break;
  206.         case R200_PP_TXOFFSET_0:
  207.         case R200_PP_TXOFFSET_1:
  208.         case R200_PP_TXOFFSET_2:
  209.         case R200_PP_TXOFFSET_3:
  210.         case R200_PP_TXOFFSET_4:
  211.         case R200_PP_TXOFFSET_5:
  212.                 i = (reg - R200_PP_TXOFFSET_0) / 24;
  213.                 r = r100_cs_packet_next_reloc(p, &reloc);
  214.                 if (r) {
  215.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  216.                                   idx, reg);
  217.                         r100_cs_dump_packet(p, pkt);
  218.                         return r;
  219.                 }
  220.                 ib[idx] = idx_value + ((u32)reloc->lobj.gpu_offset);
  221.                 track->textures[i].robj = reloc->robj;
  222.                 track->tex_dirty = true;
  223.                 break;
  224.         case R200_PP_CUBIC_OFFSET_F1_0:
  225.         case R200_PP_CUBIC_OFFSET_F2_0:
  226.         case R200_PP_CUBIC_OFFSET_F3_0:
  227.         case R200_PP_CUBIC_OFFSET_F4_0:
  228.         case R200_PP_CUBIC_OFFSET_F5_0:
  229.         case R200_PP_CUBIC_OFFSET_F1_1:
  230.         case R200_PP_CUBIC_OFFSET_F2_1:
  231.         case R200_PP_CUBIC_OFFSET_F3_1:
  232.         case R200_PP_CUBIC_OFFSET_F4_1:
  233.         case R200_PP_CUBIC_OFFSET_F5_1:
  234.         case R200_PP_CUBIC_OFFSET_F1_2:
  235.         case R200_PP_CUBIC_OFFSET_F2_2:
  236.         case R200_PP_CUBIC_OFFSET_F3_2:
  237.         case R200_PP_CUBIC_OFFSET_F4_2:
  238.         case R200_PP_CUBIC_OFFSET_F5_2:
  239.         case R200_PP_CUBIC_OFFSET_F1_3:
  240.         case R200_PP_CUBIC_OFFSET_F2_3:
  241.         case R200_PP_CUBIC_OFFSET_F3_3:
  242.         case R200_PP_CUBIC_OFFSET_F4_3:
  243.         case R200_PP_CUBIC_OFFSET_F5_3:
  244.         case R200_PP_CUBIC_OFFSET_F1_4:
  245.         case R200_PP_CUBIC_OFFSET_F2_4:
  246.         case R200_PP_CUBIC_OFFSET_F3_4:
  247.         case R200_PP_CUBIC_OFFSET_F4_4:
  248.         case R200_PP_CUBIC_OFFSET_F5_4:
  249.         case R200_PP_CUBIC_OFFSET_F1_5:
  250.         case R200_PP_CUBIC_OFFSET_F2_5:
  251.         case R200_PP_CUBIC_OFFSET_F3_5:
  252.         case R200_PP_CUBIC_OFFSET_F4_5:
  253.         case R200_PP_CUBIC_OFFSET_F5_5:
  254.                 i = (reg - R200_PP_TXOFFSET_0) / 24;
  255.                 face = (reg - ((i * 24) + R200_PP_TXOFFSET_0)) / 4;
  256.                 r = r100_cs_packet_next_reloc(p, &reloc);
  257.                 if (r) {
  258.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  259.                                   idx, reg);
  260.                         r100_cs_dump_packet(p, pkt);
  261.                         return r;
  262.                 }
  263.                 track->textures[i].cube_info[face - 1].offset = idx_value;
  264.                 ib[idx] = idx_value + ((u32)reloc->lobj.gpu_offset);
  265.                 track->textures[i].cube_info[face - 1].robj = reloc->robj;
  266.                 track->tex_dirty = true;
  267.                 break;
  268.         case RADEON_RE_WIDTH_HEIGHT:
  269.                 track->maxy = ((idx_value >> 16) & 0x7FF);
  270.                 track->cb_dirty = true;
  271.                 track->zb_dirty = true;
  272.                 break;
  273.         case RADEON_RB3D_COLORPITCH:
  274.                 r = r100_cs_packet_next_reloc(p, &reloc);
  275.                 if (r) {
  276.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  277.                                   idx, reg);
  278.                         r100_cs_dump_packet(p, pkt);
  279.                         return r;
  280.                 }
  281.  
  282.                 if (reloc->lobj.tiling_flags & RADEON_TILING_MACRO)
  283.                         tile_flags |= RADEON_COLOR_TILE_ENABLE;
  284.                 if (reloc->lobj.tiling_flags & RADEON_TILING_MICRO)
  285.                         tile_flags |= RADEON_COLOR_MICROTILE_ENABLE;
  286.  
  287.                 tmp = idx_value & ~(0x7 << 16);
  288.                 tmp |= tile_flags;
  289.                 ib[idx] = tmp;
  290.  
  291.                 track->cb[0].pitch = idx_value & RADEON_COLORPITCH_MASK;
  292.                 track->cb_dirty = true;
  293.                 break;
  294.         case RADEON_RB3D_DEPTHPITCH:
  295.                 track->zb.pitch = idx_value & RADEON_DEPTHPITCH_MASK;
  296.                 track->zb_dirty = true;
  297.                 break;
  298.         case RADEON_RB3D_CNTL:
  299.                 switch ((idx_value >> RADEON_RB3D_COLOR_FORMAT_SHIFT) & 0x1f) {
  300.                 case 7:
  301.                 case 8:
  302.                 case 9:
  303.                 case 11:
  304.                 case 12:
  305.                         track->cb[0].cpp = 1;
  306.                         break;
  307.                 case 3:
  308.                 case 4:
  309.                 case 15:
  310.                         track->cb[0].cpp = 2;
  311.                         break;
  312.                 case 6:
  313.                         track->cb[0].cpp = 4;
  314.                         break;
  315.                 default:
  316.                         DRM_ERROR("Invalid color buffer format (%d) !\n",
  317.                                   ((idx_value >> RADEON_RB3D_COLOR_FORMAT_SHIFT) & 0x1f));
  318.                         return -EINVAL;
  319.                 }
  320.                 if (idx_value & RADEON_DEPTHXY_OFFSET_ENABLE) {
  321.                         DRM_ERROR("No support for depth xy offset in kms\n");
  322.                         return -EINVAL;
  323.                 }
  324.  
  325.                 track->z_enabled = !!(idx_value & RADEON_Z_ENABLE);
  326.                 track->cb_dirty = true;
  327.                 track->zb_dirty = true;
  328.                 break;
  329.         case RADEON_RB3D_ZSTENCILCNTL:
  330.                 switch (idx_value & 0xf) {
  331.                 case 0:
  332.                         track->zb.cpp = 2;
  333.                         break;
  334.                 case 2:
  335.                 case 3:
  336.                 case 4:
  337.                 case 5:
  338.                 case 9:
  339.                 case 11:
  340.                         track->zb.cpp = 4;
  341.                         break;
  342.                 default:
  343.                         break;
  344.                 }
  345.                 track->zb_dirty = true;
  346.                 break;
  347.         case RADEON_RB3D_ZPASS_ADDR:
  348.                 r = r100_cs_packet_next_reloc(p, &reloc);
  349.                 if (r) {
  350.                         DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
  351.                                   idx, reg);
  352.                         r100_cs_dump_packet(p, pkt);
  353.                         return r;
  354.                 }
  355.                 ib[idx] = idx_value + ((u32)reloc->lobj.gpu_offset);
  356.                 break;
  357.         case RADEON_PP_CNTL:
  358.                 {
  359.                         uint32_t temp = idx_value >> 4;
  360.                         for (i = 0; i < track->num_texture; i++)
  361.                                 track->textures[i].enabled = !!(temp & (1 << i));
  362.                         track->tex_dirty = true;
  363.                 }
  364.                 break;
  365.         case RADEON_SE_VF_CNTL:
  366.                 track->vap_vf_cntl = idx_value;
  367.                 break;
  368.         case 0x210c:
  369.                 /* VAP_VF_MAX_VTX_INDX */
  370.                 track->max_indx = idx_value & 0x00FFFFFFUL;
  371.                 break;
  372.         case R200_SE_VTX_FMT_0:
  373.                 track->vtx_size = r200_get_vtx_size_0(idx_value);
  374.                 break;
  375.         case R200_SE_VTX_FMT_1:
  376.                 track->vtx_size += r200_get_vtx_size_1(idx_value);
  377.                 break;
  378.         case R200_PP_TXSIZE_0:
  379.         case R200_PP_TXSIZE_1:
  380.         case R200_PP_TXSIZE_2:
  381.         case R200_PP_TXSIZE_3:
  382.         case R200_PP_TXSIZE_4:
  383.         case R200_PP_TXSIZE_5:
  384.                 i = (reg - R200_PP_TXSIZE_0) / 32;
  385.                 track->textures[i].width = (idx_value & RADEON_TEX_USIZE_MASK) + 1;
  386.                 track->textures[i].height = ((idx_value & RADEON_TEX_VSIZE_MASK) >> RADEON_TEX_VSIZE_SHIFT) + 1;
  387.                 track->tex_dirty = true;
  388.                 break;
  389.         case R200_PP_TXPITCH_0:
  390.         case R200_PP_TXPITCH_1:
  391.         case R200_PP_TXPITCH_2:
  392.         case R200_PP_TXPITCH_3:
  393.         case R200_PP_TXPITCH_4:
  394.         case R200_PP_TXPITCH_5:
  395.                 i = (reg - R200_PP_TXPITCH_0) / 32;
  396.                 track->textures[i].pitch = idx_value + 32;
  397.                 track->tex_dirty = true;
  398.                 break;
  399.         case R200_PP_TXFILTER_0:
  400.         case R200_PP_TXFILTER_1:
  401.         case R200_PP_TXFILTER_2:
  402.         case R200_PP_TXFILTER_3:
  403.         case R200_PP_TXFILTER_4:
  404.         case R200_PP_TXFILTER_5:
  405.                 i = (reg - R200_PP_TXFILTER_0) / 32;
  406.                 track->textures[i].num_levels = ((idx_value & R200_MAX_MIP_LEVEL_MASK)
  407.                                                  >> R200_MAX_MIP_LEVEL_SHIFT);
  408.                 tmp = (idx_value >> 23) & 0x7;
  409.                 if (tmp == 2 || tmp == 6)
  410.                         track->textures[i].roundup_w = false;
  411.                 tmp = (idx_value >> 27) & 0x7;
  412.                 if (tmp == 2 || tmp == 6)
  413.                         track->textures[i].roundup_h = false;
  414.                 track->tex_dirty = true;
  415.                 break;
  416.         case R200_PP_TXMULTI_CTL_0:
  417.         case R200_PP_TXMULTI_CTL_1:
  418.         case R200_PP_TXMULTI_CTL_2:
  419.         case R200_PP_TXMULTI_CTL_3:
  420.         case R200_PP_TXMULTI_CTL_4:
  421.         case R200_PP_TXMULTI_CTL_5:
  422.                 i = (reg - R200_PP_TXMULTI_CTL_0) / 32;
  423.                 break;
  424.         case R200_PP_TXFORMAT_X_0:
  425.         case R200_PP_TXFORMAT_X_1:
  426.         case R200_PP_TXFORMAT_X_2:
  427.         case R200_PP_TXFORMAT_X_3:
  428.         case R200_PP_TXFORMAT_X_4:
  429.         case R200_PP_TXFORMAT_X_5:
  430.                 i = (reg - R200_PP_TXFORMAT_X_0) / 32;
  431.                 track->textures[i].txdepth = idx_value & 0x7;
  432.                 tmp = (idx_value >> 16) & 0x3;
  433.                 /* 2D, 3D, CUBE */
  434.                 switch (tmp) {
  435.                 case 0:
  436.                 case 3:
  437.                 case 4:
  438.                 case 5:
  439.                 case 6:
  440.                 case 7:
  441.                         /* 1D/2D */
  442.                         track->textures[i].tex_coord_type = 0;
  443.                         break;
  444.                 case 1:
  445.                         /* CUBE */
  446.                         track->textures[i].tex_coord_type = 2;
  447.                         break;
  448.                 case 2:
  449.                         /* 3D */
  450.                         track->textures[i].tex_coord_type = 1;
  451.                         break;
  452.                 }
  453.                 track->tex_dirty = true;
  454.                 break;
  455.         case R200_PP_TXFORMAT_0:
  456.         case R200_PP_TXFORMAT_1:
  457.         case R200_PP_TXFORMAT_2:
  458.         case R200_PP_TXFORMAT_3:
  459.         case R200_PP_TXFORMAT_4:
  460.         case R200_PP_TXFORMAT_5:
  461.                 i = (reg - R200_PP_TXFORMAT_0) / 32;
  462.                 if (idx_value & R200_TXFORMAT_NON_POWER2) {
  463.                         track->textures[i].use_pitch = 1;
  464.                 } else {
  465.                         track->textures[i].use_pitch = 0;
  466.                         track->textures[i].width = 1 << ((idx_value >> RADEON_TXFORMAT_WIDTH_SHIFT) & RADEON_TXFORMAT_WIDTH_MASK);
  467.                         track->textures[i].height = 1 << ((idx_value >> RADEON_TXFORMAT_HEIGHT_SHIFT) & RADEON_TXFORMAT_HEIGHT_MASK);
  468.                 }
  469.                 if (idx_value & R200_TXFORMAT_LOOKUP_DISABLE)
  470.                         track->textures[i].lookup_disable = true;
  471.                 switch ((idx_value & RADEON_TXFORMAT_FORMAT_MASK)) {
  472.                 case R200_TXFORMAT_I8:
  473.                 case R200_TXFORMAT_RGB332:
  474.                 case R200_TXFORMAT_Y8:
  475.                         track->textures[i].cpp = 1;
  476.                         track->textures[i].compress_format = R100_TRACK_COMP_NONE;
  477.                         break;
  478.                 case R200_TXFORMAT_AI88:
  479.                 case R200_TXFORMAT_ARGB1555:
  480.                 case R200_TXFORMAT_RGB565:
  481.                 case R200_TXFORMAT_ARGB4444:
  482.                 case R200_TXFORMAT_VYUY422:
  483.                 case R200_TXFORMAT_YVYU422:
  484.                 case R200_TXFORMAT_LDVDU655:
  485.                 case R200_TXFORMAT_DVDU88:
  486.                 case R200_TXFORMAT_AVYU4444:
  487.                         track->textures[i].cpp = 2;
  488.                         track->textures[i].compress_format = R100_TRACK_COMP_NONE;
  489.                         break;
  490.                 case R200_TXFORMAT_ARGB8888:
  491.                 case R200_TXFORMAT_RGBA8888:
  492.                 case R200_TXFORMAT_ABGR8888:
  493.                 case R200_TXFORMAT_BGR111110:
  494.                 case R200_TXFORMAT_LDVDU8888:
  495.                         track->textures[i].cpp = 4;
  496.                         track->textures[i].compress_format = R100_TRACK_COMP_NONE;
  497.                         break;
  498.                 case R200_TXFORMAT_DXT1:
  499.                         track->textures[i].cpp = 1;
  500.                         track->textures[i].compress_format = R100_TRACK_COMP_DXT1;
  501.                         break;
  502.                 case R200_TXFORMAT_DXT23:
  503.                 case R200_TXFORMAT_DXT45:
  504.                         track->textures[i].cpp = 1;
  505.                         track->textures[i].compress_format = R100_TRACK_COMP_DXT1;
  506.                         break;
  507.                 }
  508.                 track->textures[i].cube_info[4].width = 1 << ((idx_value >> 16) & 0xf);
  509.                 track->textures[i].cube_info[4].height = 1 << ((idx_value >> 20) & 0xf);
  510.                 track->tex_dirty = true;
  511.                 break;
  512.         case R200_PP_CUBIC_FACES_0:
  513.         case R200_PP_CUBIC_FACES_1:
  514.         case R200_PP_CUBIC_FACES_2:
  515.         case R200_PP_CUBIC_FACES_3:
  516.         case R200_PP_CUBIC_FACES_4:
  517.         case R200_PP_CUBIC_FACES_5:
  518.                 tmp = idx_value;
  519.                 i = (reg - R200_PP_CUBIC_FACES_0) / 32;
  520.                 for (face = 0; face < 4; face++) {
  521.                         track->textures[i].cube_info[face].width = 1 << ((tmp >> (face * 8)) & 0xf);
  522.                         track->textures[i].cube_info[face].height = 1 << ((tmp >> ((face * 8) + 4)) & 0xf);
  523.                 }
  524.                 track->tex_dirty = true;
  525.                 break;
  526.         default:
  527.                 printk(KERN_ERR "Forbidden register 0x%04X in cs at %d\n",
  528.                        reg, idx);
  529.                 return -EINVAL;
  530.         }
  531.         return 0;
  532. }
  533. #endif
  534.  
  535. void r200_set_safe_registers(struct radeon_device *rdev)
  536. {
  537.         rdev->config.r100.reg_safe_bm = r200_reg_safe_bm;
  538.         rdev->config.r100.reg_safe_bm_size = ARRAY_SIZE(r200_reg_safe_bm);
  539. }
  540.