Subversion Repositories Kolibri OS

Rev

Rev 9100 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. // SPDX-License-Identifier: GPL-2.0-or-later
  2. /*
  3.  * k10temp.c - AMD Family 10h/11h/12h/14h/15h/16h/17h
  4.  *              processor hardware monitoring
  5.  *
  6.  * Copyright (c) 2009 Clemens Ladisch <clemens@ladisch.de>
  7.  * Copyright (c) 2020 Guenter Roeck <linux@roeck-us.net>
  8.  *
  9.  * Implementation notes:
  10.  * - CCD register address information as well as the calculation to
  11.  *   convert raw register values is from https://github.com/ocerman/zenpower.
  12.  *   The information is not confirmed from chip datasheets, but experiments
  13.  *   suggest that it provides reasonable temperature values.
  14.  */
  15.  
  16. #include <ddk.h>
  17. #include <syscall.h>
  18. #include <linux/bitops.h>
  19. #include <linux/err.h>
  20. #include <linux/hwmon.h>
  21. #include <linux/init.h>
  22. #include <linux/pci.h>
  23. #include <linux/pci_ids.h>
  24. #include <asm/amd_nb.h>
  25. #include <asm/processor.h>
  26.  
  27. struct cpuinfo_x86      boot_cpu_data;
  28. bool force;
  29.  
  30. /* CPUID function 0x80000001, ebx */
  31. #define CPUID_PKGTYPE_MASK      GENMASK(31, 28)
  32. #define CPUID_PKGTYPE_F         0x00000000
  33. #define CPUID_PKGTYPE_AM2R2_AM3 0x10000000
  34.  
  35. /* DRAM controller (PCI function 2) */
  36. #define REG_DCT0_CONFIG_HIGH            0x094
  37. #define  DDR3_MODE                      BIT(8)
  38.  
  39. /* miscellaneous (PCI function 3) */
  40. #define REG_HARDWARE_THERMAL_CONTROL    0x64
  41. #define  HTC_ENABLE                     BIT(0)
  42.  
  43. #define REG_REPORTED_TEMPERATURE        0xa4
  44.  
  45. #define REG_NORTHBRIDGE_CAPABILITIES    0xe8
  46. #define  NB_CAP_HTC                     BIT(10)
  47.  
  48. /*
  49.  * For F15h M60h and M70h, REG_HARDWARE_THERMAL_CONTROL
  50.  * and REG_REPORTED_TEMPERATURE have been moved to
  51.  * D0F0xBC_xD820_0C64 [Hardware Temperature Control]
  52.  * D0F0xBC_xD820_0CA4 [Reported Temperature Control]
  53.  */
  54. #define F15H_M60H_HARDWARE_TEMP_CTRL_OFFSET     0xd8200c64
  55. #define F15H_M60H_REPORTED_TEMP_CTRL_OFFSET     0xd8200ca4
  56.  
  57. /* Common for Zen CPU families (Family 17h and 18h) */
  58. #define ZEN_REPORTED_TEMP_CTRL_OFFSET           0x00059800
  59.  
  60. #define ZEN_CCD_TEMP(x)                         (0x00059954 + ((x) * 4))
  61. #define ZEN_CCD_TEMP_VALID                      BIT(11)
  62. #define ZEN_CCD_TEMP_MASK                       GENMASK(10, 0)
  63.  
  64. #define ZEN_CUR_TEMP_SHIFT                      21
  65. #define ZEN_CUR_TEMP_RANGE_SEL_MASK             BIT(19)
  66.  
  67. #define ZEN_SVI_BASE                            0x0005A000
  68.  
  69. /* F17h thermal registers through SMN */
  70. #define F17H_M01H_SVI_TEL_PLANE0                (ZEN_SVI_BASE + 0xc)
  71. #define F17H_M01H_SVI_TEL_PLANE1                (ZEN_SVI_BASE + 0x10)
  72. #define F17H_M31H_SVI_TEL_PLANE0                (ZEN_SVI_BASE + 0x14)
  73. #define F17H_M31H_SVI_TEL_PLANE1                (ZEN_SVI_BASE + 0x10)
  74.  
  75. #define F17H_M01H_CFACTOR_ICORE                 1000000 /* 1A / LSB     */
  76. #define F17H_M01H_CFACTOR_ISOC                  250000  /* 0.25A / LSB  */
  77. #define F17H_M31H_CFACTOR_ICORE                 1000000 /* 1A / LSB     */
  78. #define F17H_M31H_CFACTOR_ISOC                  310000  /* 0.31A / LSB  */
  79.  
  80. /* F19h thermal registers through SMN */
  81. #define F19H_M01_SVI_TEL_PLANE0                 (ZEN_SVI_BASE + 0x14)
  82. #define F19H_M01_SVI_TEL_PLANE1                 (ZEN_SVI_BASE + 0x10)
  83.  
  84. #define F19H_M01H_CFACTOR_ICORE                 1000000 /* 1A / LSB     */
  85. #define F19H_M01H_CFACTOR_ISOC                  310000  /* 0.31A / LSB  */
  86.  
  87. /* Provide lock for writing to NB_SMU_IND_ADDR */
  88. DEFINE_MUTEX(nb_smu_ind_mutex);
  89. DEFINE_MUTEX(smn_mutex);
  90.  
  91. struct k10temp_data {
  92.         struct pci_dev *pdev;
  93.         void (*read_htcreg)(struct pci_dev *pdev, u32 *regval);
  94.         void (*read_tempreg)(struct pci_dev *pdev, u32 *regval);
  95.         int temp_offset;
  96.         u32 temp_adjust_mask;
  97.         u32 show_temp;
  98.         bool is_zen;
  99. };
  100.  
  101. #define TCTL_BIT        0
  102. #define TDIE_BIT        1
  103. #define TCCD_BIT(x)     ((x) + 2)
  104.  
  105. #define HAVE_TEMP(d, channel)   ((d)->show_temp & BIT(channel))
  106. #define HAVE_TDIE(d)            HAVE_TEMP(d, TDIE_BIT)
  107.  
  108. struct tctl_offset {
  109.         u8 model;
  110.         char const *id;
  111.         int offset;
  112. };
  113.  
  114. const struct tctl_offset tctl_offset_table[] = {
  115.         { 0x17, "AMD Ryzen 5 1600X", 20000 },
  116.         { 0x17, "AMD Ryzen 7 1700X", 20000 },
  117.         { 0x17, "AMD Ryzen 7 1800X", 20000 },
  118.         { 0x17, "AMD Ryzen 7 2700X", 10000 },
  119.         { 0x17, "AMD Ryzen Threadripper 19", 27000 }, /* 19{00,20,50}X */
  120.         { 0x17, "AMD Ryzen Threadripper 29", 27000 }, /* 29{20,50,70,90}[W]X */
  121. };
  122.  
  123. void read_htcreg_pci(struct pci_dev *pdev, u32 *regval)
  124. {
  125.     pci_read_config_dword(pdev, REG_HARDWARE_THERMAL_CONTROL, regval);
  126. }
  127.  
  128. void read_tempreg_pci(struct pci_dev *pdev, u32 *regval)
  129. {
  130.         pci_read_config_dword(pdev, REG_REPORTED_TEMPERATURE, regval);
  131. }
  132.  
  133. void amd_nb_index_read(struct pci_dev *pdev, unsigned int devfn,
  134.                               unsigned int base, int offset, u32 *val)
  135. {
  136.         mutex_lock(&nb_smu_ind_mutex);
  137.         pci_bus_write_config_dword(pdev->bus, devfn,
  138.                                    base, offset);
  139.         pci_bus_read_config_dword(pdev->bus, devfn,
  140.                                   base + 4, val);
  141.         mutex_unlock(&nb_smu_ind_mutex);
  142. }
  143.  
  144. void read_htcreg_nb_f15(struct pci_dev *pdev, u32 *regval)
  145. {
  146.         amd_nb_index_read(pdev, PCI_DEVFN(0, 0), 0xb8,
  147.                           F15H_M60H_HARDWARE_TEMP_CTRL_OFFSET, regval);
  148. }
  149.  
  150. void read_tempreg_nb_f15(struct pci_dev *pdev, u32 *regval)
  151. {
  152.         amd_nb_index_read(pdev, PCI_DEVFN(0, 0), 0xb8,
  153.                           F15H_M60H_REPORTED_TEMP_CTRL_OFFSET, regval);
  154. }
  155.  
  156. void read_tempreg_nb_zen(struct pci_dev *pdev, u32 *regval)
  157. {
  158.         amd_smn_read(amd_pci_dev_to_node_id(pdev),
  159.                      ZEN_REPORTED_TEMP_CTRL_OFFSET, regval);
  160. }
  161.  
  162. long get_raw_temp(struct k10temp_data *data)
  163. {
  164.         u32 regval;
  165.         long temp;
  166.     //printk("b30\n");
  167.         data->read_tempreg(data->pdev, &regval);
  168.         temp = (regval >> ZEN_CUR_TEMP_SHIFT) * 125;
  169.         if (regval & data->temp_adjust_mask)
  170.                 temp -= 49000;
  171.         return temp;
  172. }
  173.  
  174. const char *k10temp_temp_label[] = {
  175.         "Tctl",
  176.         "Tdie",
  177.         "Tccd1",
  178.         "Tccd2",
  179.         "Tccd3",
  180.         "Tccd4",
  181.         "Tccd5",
  182.         "Tccd6",
  183.         "Tccd7",
  184.         "Tccd8",
  185. };
  186.  
  187. int k10temp_read_labels(struct device *dev,
  188.                                enum hwmon_sensor_types type,
  189.                                u32 attr, int channel, const char **str)
  190. {
  191.         switch (type) {
  192.         case hwmon_temp:
  193.                 *str = k10temp_temp_label[channel];
  194.                 break;
  195.         default:
  196.                 return -EOPNOTSUPP;
  197.         }
  198.         return 0;
  199. }
  200.  
  201. int k10temp_read_temp(struct device *dev, u32 attr, int channel,
  202.                              long *val)
  203. {
  204.     struct k10temp_data *data = dev_get_drvdata(dev);
  205.     u32 regval;
  206.  
  207.         switch (attr) {
  208.         case hwmon_temp_input:
  209.                 switch (channel) {
  210.                 case 0:         /* Tctl */
  211.                         *val = get_raw_temp(data);
  212.                         if (*val < 0)
  213.                                 *val = 0;
  214.                         break;
  215.                 case 1:         /* Tdie */
  216.                         *val = get_raw_temp(data) - data->temp_offset;
  217.                         if (*val < 0)
  218.                                 *val = 0;
  219.                         break;
  220.                 case 2 ... 9:           /* Tccd{1-8} */
  221.                         amd_smn_read(amd_pci_dev_to_node_id(data->pdev),
  222.                                      ZEN_CCD_TEMP(channel - 2), &regval);
  223.                         *val = (regval & ZEN_CCD_TEMP_MASK) * 125 - 49000;
  224.                         break;
  225.                 default:
  226.                         return -EOPNOTSUPP;
  227.                 }
  228.                 break;
  229.         case hwmon_temp_max:
  230.                 *val = 70 * 1000;
  231.                 break;
  232.         case hwmon_temp_crit:
  233.                 data->read_htcreg(data->pdev, &regval);
  234.                 *val = ((regval >> 16) & 0x7f) * 500 + 52000;
  235.                 break;
  236.         case hwmon_temp_crit_hyst:
  237.                 data->read_htcreg(data->pdev, &regval);
  238.                 *val = (((regval >> 16) & 0x7f)
  239.                         - ((regval >> 24) & 0xf)) * 500 + 52000;
  240.                 break;
  241.         default:
  242.                 return -EOPNOTSUPP;
  243.         }
  244.         return 0;
  245. }
  246.  
  247.  int k10temp_read(struct device *dev, enum hwmon_sensor_types type,
  248.                         u32 attr, int channel, long *val)
  249. {
  250.         switch (type) {
  251.         case hwmon_temp:
  252.                 return k10temp_read_temp(dev, attr, channel, val);
  253.         default:
  254.                 return -EOPNOTSUPP;
  255.         }
  256. }
  257.  
  258. umode_t k10temp_is_visible(const void *_data,
  259.                                   enum hwmon_sensor_types type,
  260.                                   u32 attr, int channel)
  261. {
  262.         const struct k10temp_data *data = _data;
  263.         struct pci_dev *pdev = data->pdev;
  264.         u32 reg;
  265.  
  266.         switch (type) {
  267.         case hwmon_temp:
  268.                 switch (attr) {
  269.                 case hwmon_temp_input:
  270.                         if (!HAVE_TEMP(data, channel)){
  271.                 return 0;
  272.             }
  273.                         break;
  274.                 case hwmon_temp_max:
  275.                         if (channel || data->is_zen)
  276.                                 return 0;
  277.                         break;
  278.                 case hwmon_temp_crit:
  279.                 case hwmon_temp_crit_hyst:
  280.                         if (channel || !data->read_htcreg)
  281.                                 return 0;
  282.  
  283.                         pci_read_config_dword(pdev,
  284.                                               REG_NORTHBRIDGE_CAPABILITIES,
  285.                                               &reg);
  286.                         if (!(reg & NB_CAP_HTC))
  287.                                 return 0;
  288.  
  289.                         data->read_htcreg(data->pdev, &reg);
  290.                         if (!(reg & HTC_ENABLE))
  291.                                 return 0;
  292.                         break;
  293.                 case hwmon_temp_label:
  294.                         /* Show temperature labels only on Zen CPUs */
  295.                         if (!data->is_zen || !HAVE_TEMP(data, channel))
  296.                                 return 0;
  297.                         break;
  298.                 default:
  299.                         return 0;
  300.                 }
  301.                 break;
  302.         default:
  303.                 return 0;
  304.         }
  305.         return 0444;
  306. }
  307.  
  308. bool has_erratum_319(struct pci_dev *pdev)
  309. {
  310.         u32 pkg_type, reg_dram_cfg;
  311.  
  312.         if (boot_cpu_data.x86 != 0x10)
  313.                 return false;
  314.  
  315.         /*
  316.          * Erratum 319: The thermal sensor of Socket F/AM2+ processors
  317.          *              may be unreliable.
  318.          */
  319.         pkg_type = cpuid_ebx(0x80000001) & CPUID_PKGTYPE_MASK;
  320.         if (pkg_type == CPUID_PKGTYPE_F)
  321.                 return true;
  322.         if (pkg_type != CPUID_PKGTYPE_AM2R2_AM3)
  323.                 return false;
  324.  
  325.         /* DDR3 memory implies socket AM3, which is good */
  326.         pci_bus_read_config_dword(pdev->bus,
  327.                                   PCI_DEVFN(PCI_SLOT(pdev->devfn), 2),
  328.                                   REG_DCT0_CONFIG_HIGH, &reg_dram_cfg);
  329.         if (reg_dram_cfg & DDR3_MODE)
  330.                 return false;
  331.  
  332.         /*
  333.          * Unfortunately it is possible to run a socket AM3 CPU with DDR2
  334.          * memory. We blacklist all the cores which do exist in socket AM2+
  335.          * format. It still isn't perfect, as RB-C2 cores exist in both AM2+
  336.          * and AM3 formats, but that's the best we can do.
  337.          */
  338.  
  339.         return boot_cpu_data.x86_model < 4;
  340. }
  341.  
  342. const struct hwmon_channel_info *k10temp_info[] = {
  343.         HWMON_CHANNEL_INFO(temp,
  344.                            HWMON_T_INPUT | HWMON_T_MAX |
  345.                            HWMON_T_CRIT | HWMON_T_CRIT_HYST |
  346.                            HWMON_T_LABEL,
  347.                            HWMON_T_INPUT | HWMON_T_LABEL,
  348.                            HWMON_T_INPUT | HWMON_T_LABEL,
  349.                            HWMON_T_INPUT | HWMON_T_LABEL,
  350.                            HWMON_T_INPUT | HWMON_T_LABEL,
  351.                            HWMON_T_INPUT | HWMON_T_LABEL,
  352.                            HWMON_T_INPUT | HWMON_T_LABEL,
  353.                            HWMON_T_INPUT | HWMON_T_LABEL,
  354.                            HWMON_T_INPUT | HWMON_T_LABEL,
  355.                            HWMON_T_INPUT | HWMON_T_LABEL),
  356.         HWMON_CHANNEL_INFO(in,
  357.                            HWMON_I_INPUT | HWMON_I_LABEL,
  358.                            HWMON_I_INPUT | HWMON_I_LABEL),
  359.         HWMON_CHANNEL_INFO(curr,
  360.                            HWMON_C_INPUT | HWMON_C_LABEL,
  361.                            HWMON_C_INPUT | HWMON_C_LABEL),
  362.         NULL
  363. };
  364. /*
  365. const struct hwmon_ops k10temp_hwmon_ops = {
  366.         .is_visible = k10temp_is_visible,
  367.         .read = k10temp_read,
  368.         .read_string = k10temp_read_labels,
  369. };*/
  370. /*
  371. const struct hwmon_chip_info k10temp_chip_info = {
  372.         .ops = &k10temp_hwmon_ops,
  373.         .info = k10temp_info,
  374. };*/
  375.  
  376. void k10temp_get_ccd_support(struct pci_dev *pdev,
  377.                                     struct k10temp_data *data, int limit)
  378. {
  379.  
  380.     u32 regval;
  381.         int i;
  382.  
  383.         for (i = 0; i < limit; i++) {
  384.                 amd_smn_read(amd_pci_dev_to_node_id(pdev),
  385.                              ZEN_CCD_TEMP(i), &regval);
  386.                 if (regval & ZEN_CCD_TEMP_VALID)
  387.                         data->show_temp |= BIT(TCCD_BIT(i));
  388.         }
  389. }
  390.  
  391. int k10temp_probe(struct pci_dev *pdev, const struct pci_device_id *id, struct device *hwmon_dev)
  392. {
  393.     int unreliable = has_erratum_319(pdev);
  394.         struct device *dev = &pdev->dev;
  395.         struct k10temp_data *data;
  396.         int i;
  397.         if (unreliable) {
  398.                 if (!force) {
  399.                         dev_err(dev,"unreliable CPU thermal sensor; monitoring disabled\n");
  400.                         return -ENODEV;
  401.                 }
  402.                 dev_warn(dev,
  403.                          "unreliable CPU thermal sensor; check erratum 319\n");
  404.         }
  405.         data = kzalloc(sizeof(struct k10temp_data), GFP_KERNEL);
  406.     memset(data, 0x0, sizeof(struct k10temp_data));
  407.         if (!data)
  408.                 return -ENOMEM;
  409.  
  410.         data->pdev = pdev;
  411.         data->show_temp |= BIT(TCTL_BIT);       /* Always show Tctl */
  412.    
  413.         if (boot_cpu_data.x86 == 0x15 &&
  414.             ((boot_cpu_data.x86_model & 0xf0) == 0x60 ||
  415.              (boot_cpu_data.x86_model & 0xf0) == 0x70)) {
  416.                 data->read_htcreg = read_htcreg_nb_f15;
  417.                 data->read_tempreg = read_tempreg_nb_f15;
  418.  
  419.         } else if (boot_cpu_data.x86 == 0x17 || boot_cpu_data.x86 == 0x18) {
  420.                 data->temp_adjust_mask = ZEN_CUR_TEMP_RANGE_SEL_MASK;
  421.                 data->read_tempreg = read_tempreg_nb_zen;
  422.                 data->show_temp |= BIT(TDIE_BIT);       /* show Tdie */
  423.                 data->is_zen = true;
  424.        
  425.                 switch (boot_cpu_data.x86_model) {
  426.                 case 0x1:       /* Zen */
  427.                 case 0x8:       /* Zen+ */
  428.                 case 0x11:      /* Zen APU */
  429.                 case 0x18:      /* Zen+ APU */
  430.                         k10temp_get_ccd_support(pdev, data, 4);
  431.                         break;
  432.                 case 0x31:      /* Zen2 Threadripper */
  433.                 case 0x71:      /* Zen2 */
  434.                         k10temp_get_ccd_support(pdev, data, 8);
  435.                         break;
  436.                 }
  437.         } else if (boot_cpu_data.x86 == 0x19) {
  438.                 data->temp_adjust_mask = ZEN_CUR_TEMP_RANGE_SEL_MASK;
  439.                 data->read_tempreg = read_tempreg_nb_zen;
  440.                 data->show_temp |= BIT(TDIE_BIT);
  441.                 data->is_zen = true;
  442.                 switch (boot_cpu_data.x86_model) {
  443.                 case 0x0 ... 0x1:       /* Zen3 SP3/TR */
  444.                 case 0x21:              /* Zen3 Ryzen Desktop */
  445.                         k10temp_get_ccd_support(pdev, data, 8);
  446.                         break;
  447.                 }
  448.         } else {
  449.                 data->read_htcreg = read_htcreg_pci;
  450.                 data->read_tempreg = read_tempreg_pci;
  451.         }
  452.  
  453.         for (i = 0; i < ARRAY_SIZE(tctl_offset_table); i++) {
  454.                 const struct tctl_offset *entry = &tctl_offset_table[i];
  455.                 if (boot_cpu_data.x86 == entry->model &&
  456.                     strstr(boot_cpu_data.x86_model_id, entry->id)) {
  457.                         data->temp_offset = entry->offset;
  458.                         break;
  459.                 }
  460.         }
  461.    
  462.         hwmon_dev->driver_data=data;
  463.     return PTR_ERR_OR_ZERO(hwmon_dev);
  464. }
  465.  
  466. const struct pci_device_id k10temp_id_table[] = {
  467.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_10H_NB_MISC) },
  468.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_11H_NB_MISC) },
  469.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_CNB17H_F3) },
  470.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_15H_NB_F3) },
  471.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_15H_M10H_F3) },
  472.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_15H_M30H_NB_F3) },
  473.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_15H_M60H_NB_F3) },
  474.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_15H_M70H_NB_F3) },
  475.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_16H_NB_F3) },
  476.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_16H_M30H_NB_F3) },
  477.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_17H_DF_F3) },
  478.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_17H_M10H_DF_F3) },
  479.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_17H_M30H_DF_F3) },
  480.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_17H_M60H_DF_F3) },
  481.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_17H_M70H_DF_F3) },
  482.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_19H_DF_F3) },
  483.         { PCI_VDEVICE(HYGON, PCI_DEVICE_ID_AMD_17H_DF_F3) },
  484.         {}
  485. };
  486.  
  487. int __stdcall service_proc(ioctl_t *my_ctl){
  488.     return 0;
  489. }
  490.  
  491. void show_temp_info(struct device *dev, u32 attr, int channel, char* label){
  492.         long temp=0;
  493.         if(k10temp_is_visible(dev->driver_data, hwmon_temp, attr,  channel)){
  494.                         k10temp_read_temp(dev, attr, channel, &temp);
  495.                 printk("%s = %d\n",label, temp);
  496.         }
  497. }
  498.  
  499.  
  500. void show_all_info(struct device* dev){
  501.     const char *hwmon_label=NULL;
  502.     int i=0;
  503.         for(i=0; i<=9; i++){
  504.         if(k10temp_is_visible(dev->driver_data, hwmon_temp, hwmon_temp_label, i)){
  505.                         k10temp_read_labels(dev, hwmon_temp, 0, i, &hwmon_label);
  506.                         printk("%s:\n",hwmon_label);
  507.         }
  508.                 show_temp_info(dev, hwmon_temp_input, i, "temp");
  509.                 show_temp_info(dev, hwmon_temp_max, i,   "temp_max");
  510.                 show_temp_info(dev, hwmon_temp_crit, i,  "temp_crit");
  511.                 show_temp_info(dev, hwmon_temp_crit_hyst, i, "temp_crit_hyst");
  512.     }
  513. }
  514.  
  515.  
  516. uint32_t drvEntry(int action, char *cmdline){
  517.         if(action != 1){
  518.         return 0;
  519.     }
  520.         struct device         k10temp_device;
  521.     pci_dev_t             device;
  522.     struct pci_device_id  *k10temp_id;
  523.     int  err;
  524.  
  525.     cpu_detect(&boot_cpu_data);
  526.  
  527.         err = enum_pci_devices();
  528.     if(unlikely(err != 0)) {
  529.         printk("k10temp: Device enumeration failed\n");
  530.         return -1;
  531.     }
  532.  
  533.     k10temp_id = find_pci_device(&device, k10temp_id_table);
  534.    
  535.     if( unlikely(k10temp_id == NULL) ){
  536.         printk("k10temp: Device not found\n");
  537.         return -ENODEV;
  538.     }
  539.    
  540.     init_amd_nbs();
  541.      
  542.         k10temp_probe(&device.pci_dev, k10temp_id, &k10temp_device);
  543.     long temp;
  544.    /* if(k10temp_is_visible(k10temp_device.driver_data, hwmon_temp, hwmon_temp_input,  0)){
  545.         k10temp_read_temp(&k10temp_device, hwmon_temp_input, 0, &temp);
  546.         printk("Temp  = %d C\n", temp);
  547.    }
  548.    // if(k10temp_is_visible(&k10temp_device.driver_data, hwmon_temp, hwmon_temp_input,  1)){
  549.         k10temp_read_temp(&k10temp_device, hwmon_temp_input, 1, &temp);
  550.         printk("Temp  = %d C\n", temp);
  551.    // }
  552.     */
  553.     show_all_info(&k10temp_device);
  554.     return RegService("k10temp", service_proc);
  555. }
  556.