Subversion Repositories Kolibri OS

Rev

Rev 9100 | Go to most recent revision | Blame | Compare with Previous | Last modification | View Log | Download | RSS feed

  1. // SPDX-License-Identifier: GPL-2.0-or-later
  2. /*
  3.  * k10temp.c - AMD Family 10h/11h/12h/14h/15h/16h/17h
  4.  *              processor hardware monitoring
  5.  *
  6.  * Copyright (c) 2009 Clemens Ladisch <clemens@ladisch.de>
  7.  * Copyright (c) 2020 Guenter Roeck <linux@roeck-us.net>
  8.  *
  9.  * Implementation notes:
  10.  * - CCD register address information as well as the calculation to
  11.  *   convert raw register values is from https://github.com/ocerman/zenpower.
  12.  *   The information is not confirmed from chip datasheets, but experiments
  13.  *   suggest that it provides reasonable temperature values.
  14.  */
  15.  
  16. /* Ported for Kolibri OS by turbocat (Maxim Logaeav). 2021 */
  17. /* Thanks: dunkaist, punk_joker, doczom. */
  18.  
  19. #include <ddk.h>
  20. #include <syscall.h>
  21. #include <linux/bitops.h>
  22. #include <linux/err.h>
  23. #include <linux/hwmon.h>
  24. #include <linux/init.h>
  25. #include <linux/pci.h>
  26. #include <linux/pci_ids.h>
  27. #include <asm/amd_nb.h>
  28. #include <asm/processor.h>
  29.  
  30. struct cpuinfo_x86      boot_cpu_data;
  31. extern void init_amd_nbs(void);
  32.  
  33. #define KERNEL_SPACE    0x80000000
  34.  
  35. /* CPUID function 0x80000001, ebx */
  36. #define CPUID_PKGTYPE_MASK      GENMASK(31, 28)
  37. #define CPUID_PKGTYPE_F         0x00000000
  38. #define CPUID_PKGTYPE_AM2R2_AM3 0x10000000
  39.  
  40. /* DRAM controller (PCI function 2) */
  41. #define REG_DCT0_CONFIG_HIGH            0x094
  42. #define  DDR3_MODE                      BIT(8)
  43.  
  44. /* miscellaneous (PCI function 3) */
  45. #define REG_HARDWARE_THERMAL_CONTROL    0x64
  46. #define  HTC_ENABLE                     BIT(0)
  47.  
  48. #define REG_REPORTED_TEMPERATURE        0xa4
  49.  
  50. #define REG_NORTHBRIDGE_CAPABILITIES    0xe8
  51. #define  NB_CAP_HTC                     BIT(10)
  52.  
  53. /*
  54.  * For F15h M60h and M70h, REG_HARDWARE_THERMAL_CONTROL
  55.  * and REG_REPORTED_TEMPERATURE have been moved to
  56.  * D0F0xBC_xD820_0C64 [Hardware Temperature Control]
  57.  * D0F0xBC_xD820_0CA4 [Reported Temperature Control]
  58.  */
  59. #define F15H_M60H_HARDWARE_TEMP_CTRL_OFFSET     0xd8200c64
  60. #define F15H_M60H_REPORTED_TEMP_CTRL_OFFSET     0xd8200ca4
  61.  
  62. /* Common for Zen CPU families (Family 17h and 18h) */
  63. #define ZEN_REPORTED_TEMP_CTRL_OFFSET           0x00059800
  64.  
  65. #define ZEN_CCD_TEMP(x)                         (0x00059954 + ((x) * 4))
  66. #define ZEN_CCD_TEMP_VALID                      BIT(11)
  67. #define ZEN_CCD_TEMP_MASK                       GENMASK(10, 0)
  68.  
  69. #define ZEN_CUR_TEMP_SHIFT                      21
  70. #define ZEN_CUR_TEMP_RANGE_SEL_MASK             BIT(19)
  71.  
  72. #define ZEN_SVI_BASE                            0x0005A000
  73.  
  74. /* F17h thermal registers through SMN */
  75. #define F17H_M01H_SVI_TEL_PLANE0                (ZEN_SVI_BASE + 0xc)
  76. #define F17H_M01H_SVI_TEL_PLANE1                (ZEN_SVI_BASE + 0x10)
  77. #define F17H_M31H_SVI_TEL_PLANE0                (ZEN_SVI_BASE + 0x14)
  78. #define F17H_M31H_SVI_TEL_PLANE1                (ZEN_SVI_BASE + 0x10)
  79.  
  80. #define F17H_M01H_CFACTOR_ICORE                 1000000 /* 1A / LSB     */
  81. #define F17H_M01H_CFACTOR_ISOC                  250000  /* 0.25A / LSB  */
  82. #define F17H_M31H_CFACTOR_ICORE                 1000000 /* 1A / LSB     */
  83. #define F17H_M31H_CFACTOR_ISOC                  310000  /* 0.31A / LSB  */
  84.  
  85. /* F19h thermal registers through SMN */
  86. #define F19H_M01_SVI_TEL_PLANE0                 (ZEN_SVI_BASE + 0x14)
  87. #define F19H_M01_SVI_TEL_PLANE1                 (ZEN_SVI_BASE + 0x10)
  88.  
  89. #define F19H_M01H_CFACTOR_ICORE                 1000000 /* 1A / LSB     */
  90. #define F19H_M01H_CFACTOR_ISOC                  310000  /* 0.31A / LSB  */
  91.  
  92. /* Provide lock for writing to NB_SMU_IND_ADDR */
  93. DEFINE_MUTEX(nb_smu_ind_mutex);
  94. DEFINE_MUTEX(smn_mutex);
  95.  
  96. struct k10temp_data {
  97.         struct pci_dev *pdev;
  98.         void (*read_htcreg)(struct pci_dev *pdev, u32 *regval);
  99.         void (*read_tempreg)(struct pci_dev *pdev, u32 *regval);
  100.         int temp_offset;
  101.         u32 temp_adjust_mask;
  102.         u32 show_temp;
  103.         bool is_zen;
  104. };
  105.  
  106. #define TCTL_BIT        0
  107. #define TDIE_BIT        1
  108. #define TCCD_BIT(x)     ((x) + 2)
  109.  
  110. #define HAVE_TEMP(d, channel)   ((d)->show_temp & BIT(channel))
  111. #define HAVE_TDIE(d)            HAVE_TEMP(d, TDIE_BIT)
  112.  
  113. struct tctl_offset {
  114.         u8 model;
  115.         char const *id;
  116.         int offset;
  117. };
  118.  
  119. const struct tctl_offset tctl_offset_table[] = {
  120.         { 0x17, "AMD Ryzen 5 1600X", 20000 },
  121.         { 0x17, "AMD Ryzen 7 1700X", 20000 },
  122.         { 0x17, "AMD Ryzen 7 1800X", 20000 },
  123.         { 0x17, "AMD Ryzen 7 2700X", 10000 },
  124.         { 0x17, "AMD Ryzen Threadripper 19", 27000 }, /* 19{00,20,50}X */
  125.         { 0x17, "AMD Ryzen Threadripper 29", 27000 }, /* 29{20,50,70,90}[W]X */
  126. };
  127.  
  128. void read_htcreg_pci(struct pci_dev *pdev, u32 *regval)
  129. {
  130.     pci_read_config_dword(pdev, REG_HARDWARE_THERMAL_CONTROL, regval);
  131. }
  132.  
  133. void read_tempreg_pci(struct pci_dev *pdev, u32 *regval)
  134. {
  135.         pci_read_config_dword(pdev, REG_REPORTED_TEMPERATURE, regval);
  136. }
  137.  
  138. void amd_nb_index_read(struct pci_dev *pdev, unsigned int devfn,
  139.                               unsigned int base, int offset, u32 *val)
  140. {
  141.         mutex_lock(&nb_smu_ind_mutex);
  142.         pci_bus_write_config_dword(pdev->bus, devfn,
  143.                                    base, offset);
  144.         pci_bus_read_config_dword(pdev->bus, devfn,
  145.                                   base + 4, val);
  146.         mutex_unlock(&nb_smu_ind_mutex);
  147. }
  148.  
  149. void read_htcreg_nb_f15(struct pci_dev *pdev, u32 *regval)
  150. {
  151.         amd_nb_index_read(pdev, PCI_DEVFN(0, 0), 0xb8,
  152.                           F15H_M60H_HARDWARE_TEMP_CTRL_OFFSET, regval);
  153. }
  154.  
  155. void read_tempreg_nb_f15(struct pci_dev *pdev, u32 *regval)
  156. {
  157.         amd_nb_index_read(pdev, PCI_DEVFN(0, 0), 0xb8,
  158.                           F15H_M60H_REPORTED_TEMP_CTRL_OFFSET, regval);
  159. }
  160.  
  161. void read_tempreg_nb_zen(struct pci_dev *pdev, u32 *regval)
  162. {
  163.         amd_smn_read(amd_pci_dev_to_node_id(pdev),
  164.                      ZEN_REPORTED_TEMP_CTRL_OFFSET, regval);
  165. }
  166.  
  167. long get_raw_temp(struct k10temp_data *data)
  168. {
  169.         u32 regval;
  170.         long temp;
  171.         data->read_tempreg(data->pdev, &regval);
  172.         temp = (regval >> ZEN_CUR_TEMP_SHIFT) * 125;
  173.         if (regval & data->temp_adjust_mask)
  174.                 temp -= 49000;
  175.         return temp;
  176. }
  177. #if 0
  178. const char *k10temp_temp_label[] = {
  179.         "Tctl",
  180.         "Tdie",
  181.         "Tccd1",
  182.         "Tccd2",
  183.         "Tccd3",
  184.         "Tccd4",
  185.         "Tccd5",
  186.         "Tccd6",
  187.         "Tccd7",
  188.         "Tccd8",
  189. };
  190.  
  191. int k10temp_read_labels(struct device *dev,
  192.                                enum hwmon_sensor_types type,
  193.                                u32 attr, int channel, const char **str)
  194. {
  195.         switch (type) {
  196.         case hwmon_temp:
  197.                 *str = k10temp_temp_label[channel];
  198.                 break;
  199.         default:
  200.                 return -EOPNOTSUPP;
  201.         }
  202.         return 0;
  203. }
  204. #endif
  205.  
  206. int k10temp_read_temp(struct device *dev, u32 attr, int channel,
  207.                              long *val)
  208. {
  209.     struct k10temp_data *data = dev_get_drvdata(dev);
  210.     u32 regval;
  211.  
  212.         switch (attr) {
  213.         case hwmon_temp_input:
  214.                 switch (channel) {
  215.                 case 0:         /* Tctl */
  216.                         *val = get_raw_temp(data);
  217.                         if (*val < 0)
  218.                                 *val = 0;
  219.                         break;
  220.                 case 1:         /* Tdie */
  221.                         *val = get_raw_temp(data) - data->temp_offset;
  222.                         if (*val < 0)
  223.                                 *val = 0;
  224.                         break;
  225.                 case 2 ... 9:           /* Tccd{1-8} */
  226.                         amd_smn_read(amd_pci_dev_to_node_id(data->pdev),
  227.                                      ZEN_CCD_TEMP(channel - 2), &regval);
  228.                         *val = (regval & ZEN_CCD_TEMP_MASK) * 125 - 49000;
  229.                         break;
  230.                 default:
  231.                         return -EOPNOTSUPP;
  232.                 }
  233.                 break;
  234.         case hwmon_temp_max:
  235.                 *val = 70 * 1000;
  236.                 break;
  237.         case hwmon_temp_crit:
  238.                 data->read_htcreg(data->pdev, &regval);
  239.                 *val = ((regval >> 16) & 0x7f) * 500 + 52000;
  240.                 break;
  241.         case hwmon_temp_crit_hyst:
  242.                 data->read_htcreg(data->pdev, &regval);
  243.                 *val = (((regval >> 16) & 0x7f)
  244.                         - ((regval >> 24) & 0xf)) * 500 + 52000;
  245.                 break;
  246.         default:
  247.                 return -EOPNOTSUPP;
  248.         }
  249.         return 0;
  250. }
  251.  
  252.  int k10temp_read(struct device *dev, enum hwmon_sensor_types type,
  253.                         u32 attr, int channel, long *val)
  254. {
  255.         switch (type) {
  256.         case hwmon_temp:
  257.                 return k10temp_read_temp(dev, attr, channel, val);
  258.         default:
  259.                 return -EOPNOTSUPP;
  260.         }
  261. }
  262.  
  263. umode_t k10temp_is_visible(const void *_data,
  264.                                   enum hwmon_sensor_types type,
  265.                                   u32 attr, int channel)
  266. {
  267.         const struct k10temp_data *data = _data;
  268.         struct pci_dev *pdev = data->pdev;
  269.         u32 reg;
  270.  
  271.         switch (type) {
  272.         case hwmon_temp:
  273.                 switch (attr) {
  274.                 case hwmon_temp_input:
  275.                         if (!HAVE_TEMP(data, channel)){
  276.                 return 0;
  277.             }
  278.                         break;
  279.                 case hwmon_temp_max:
  280.                         if (channel || data->is_zen)
  281.                                 return 0;
  282.                         break;
  283.                 case hwmon_temp_crit:
  284.                 case hwmon_temp_crit_hyst:
  285.                         if (channel || !data->read_htcreg)
  286.                                 return 0;
  287.  
  288.                         pci_read_config_dword(pdev,
  289.                                               REG_NORTHBRIDGE_CAPABILITIES,
  290.                                               &reg);
  291.                         if (!(reg & NB_CAP_HTC))
  292.                                 return 0;
  293.  
  294.                         data->read_htcreg(data->pdev, &reg);
  295.                         if (!(reg & HTC_ENABLE))
  296.                                 return 0;
  297.                         break;
  298. //              case hwmon_temp_label:
  299. //                      /* Show temperature labels only on Zen CPUs */
  300. //                      if (!data->is_zen || !HAVE_TEMP(data, channel))
  301. //                              return 0;
  302. //                      break;
  303.                 default:
  304.                         return 0;
  305.                 }
  306.                 break;
  307.         default:
  308.                 return 0;
  309.         }
  310.         return 0444;
  311. }
  312. #if 0
  313. bool has_erratum_319(struct pci_dev *pdev)
  314. {
  315.         u32 pkg_type, reg_dram_cfg;
  316.  
  317.         if (boot_cpu_data.x86 != 0x10)
  318.                 return false;
  319.  
  320.         /*
  321.          * Erratum 319: The thermal sensor of Socket F/AM2+ processors
  322.          *              may be unreliable.
  323.          */
  324.         pkg_type = cpuid_ebx(0x80000001) & CPUID_PKGTYPE_MASK;
  325.         if (pkg_type == CPUID_PKGTYPE_F)
  326.                 return true;
  327.         if (pkg_type != CPUID_PKGTYPE_AM2R2_AM3)
  328.                 return false;
  329.  
  330.         /* DDR3 memory implies socket AM3, which is good */
  331.         pci_bus_read_config_dword(pdev->bus,
  332.                                   PCI_DEVFN(PCI_SLOT(pdev->devfn), 2),
  333.                                   REG_DCT0_CONFIG_HIGH, &reg_dram_cfg);
  334.         if (reg_dram_cfg & DDR3_MODE)
  335.                 return false;
  336.  
  337.         /*
  338.          * Unfortunately it is possible to run a socket AM3 CPU with DDR2
  339.          * memory. We blacklist all the cores which do exist in socket AM2+
  340.          * format. It still isn't perfect, as RB-C2 cores exist in both AM2+
  341.          * and AM3 formats, but that's the best we can do.
  342.          */
  343.  
  344.         return boot_cpu_data.x86_model < 4;
  345. }
  346. #endif
  347.  
  348. const struct hwmon_channel_info *k10temp_info[] = {
  349.         HWMON_CHANNEL_INFO(temp,
  350.                            HWMON_T_INPUT | HWMON_T_MAX |
  351.                            HWMON_T_CRIT | HWMON_T_CRIT_HYST |
  352.                            HWMON_T_LABEL,
  353.                            HWMON_T_INPUT | HWMON_T_LABEL,
  354.                            HWMON_T_INPUT | HWMON_T_LABEL,
  355.                            HWMON_T_INPUT | HWMON_T_LABEL,
  356.                            HWMON_T_INPUT | HWMON_T_LABEL,
  357.                            HWMON_T_INPUT | HWMON_T_LABEL,
  358.                            HWMON_T_INPUT | HWMON_T_LABEL,
  359.                            HWMON_T_INPUT | HWMON_T_LABEL,
  360.                            HWMON_T_INPUT | HWMON_T_LABEL,
  361.                            HWMON_T_INPUT | HWMON_T_LABEL),
  362.         HWMON_CHANNEL_INFO(in,
  363.                            HWMON_I_INPUT | HWMON_I_LABEL,
  364.                            HWMON_I_INPUT | HWMON_I_LABEL),
  365.         HWMON_CHANNEL_INFO(curr,
  366.                            HWMON_C_INPUT | HWMON_C_LABEL,
  367.                            HWMON_C_INPUT | HWMON_C_LABEL),
  368.         NULL
  369. };
  370. /*
  371. const struct hwmon_ops k10temp_hwmon_ops = {
  372.         .is_visible = k10temp_is_visible,
  373.         .read = k10temp_read,
  374.         .read_string = k10temp_read_labels,
  375. };*/
  376. /*
  377. const struct hwmon_chip_info k10temp_chip_info = {
  378.         .ops = &k10temp_hwmon_ops,
  379.         .info = k10temp_info,
  380. };*/
  381.  
  382. void k10temp_get_ccd_support(struct pci_dev *pdev,
  383.                                     struct k10temp_data *data, int limit)
  384. {
  385.  
  386.     u32 regval;
  387.         int i;
  388.  
  389.         for (i = 0; i < limit; i++) {
  390.                 amd_smn_read(amd_pci_dev_to_node_id(pdev),
  391.                              ZEN_CCD_TEMP(i), &regval);
  392.                 if (regval & ZEN_CCD_TEMP_VALID)
  393.                         data->show_temp |= BIT(TCCD_BIT(i));
  394.         }
  395. }
  396.  
  397. int k10temp_probe(struct pci_dev *pdev, const struct pci_device_id *id, struct device *hwmon_dev)
  398. {
  399. //    int unreliable = has_erratum_319(pdev);
  400.         struct device *dev = &pdev->dev;
  401.         struct k10temp_data *data;
  402.         int i;
  403. /*      if (unreliable) {
  404.                 if (!force) {
  405.                         dev_err(dev,"unreliable CPU thermal sensor; monitoring disabled\n");
  406.                         return -ENODEV;
  407.                 }
  408.                 dev_warn(dev,
  409.                          "unreliable CPU thermal sensor; check erratum 319\n");
  410.         }
  411. */
  412.         data = kzalloc(sizeof(struct k10temp_data), GFP_KERNEL);
  413.     memset(data, 0x0, sizeof(struct k10temp_data));
  414.         if (!data)
  415.                 return -ENOMEM;
  416.  
  417.         data->pdev = pdev;
  418.         data->show_temp |= BIT(TCTL_BIT);       /* Always show Tctl */
  419.    
  420.         if (boot_cpu_data.x86 == 0x15 &&
  421.             ((boot_cpu_data.x86_model & 0xf0) == 0x60 ||
  422.              (boot_cpu_data.x86_model & 0xf0) == 0x70)) {
  423.                 data->read_htcreg = read_htcreg_nb_f15;
  424.                 data->read_tempreg = read_tempreg_nb_f15;
  425.  
  426.         } else if (boot_cpu_data.x86 == 0x17 || boot_cpu_data.x86 == 0x18) {
  427.                 data->temp_adjust_mask = ZEN_CUR_TEMP_RANGE_SEL_MASK;
  428.                 data->read_tempreg = read_tempreg_nb_zen;
  429.                 data->show_temp |= BIT(TDIE_BIT);       /* show Tdie */
  430.                 data->is_zen = true;
  431.        
  432.                 switch (boot_cpu_data.x86_model) {
  433.                 case 0x1:       /* Zen */
  434.                 case 0x8:       /* Zen+ */
  435.                 case 0x11:      /* Zen APU */
  436.                 case 0x18:      /* Zen+ APU */
  437.                         k10temp_get_ccd_support(pdev, data, 4);
  438.                         break;
  439.                 case 0x31:      /* Zen2 Threadripper */
  440.                 case 0x71:      /* Zen2 */
  441.                         k10temp_get_ccd_support(pdev, data, 8);
  442.                         break;
  443.                 }
  444.         } else if (boot_cpu_data.x86 == 0x19) {
  445.                 data->temp_adjust_mask = ZEN_CUR_TEMP_RANGE_SEL_MASK;
  446.                 data->read_tempreg = read_tempreg_nb_zen;
  447.                 data->show_temp |= BIT(TDIE_BIT);
  448.                 data->is_zen = true;
  449.                 switch (boot_cpu_data.x86_model) {
  450.                 case 0x0 ... 0x1:       /* Zen3 SP3/TR */
  451.                 case 0x21:              /* Zen3 Ryzen Desktop */
  452.                         k10temp_get_ccd_support(pdev, data, 8);
  453.                         break;
  454.                 }
  455.         } else {
  456.                 data->read_htcreg = read_htcreg_pci;
  457.                 data->read_tempreg = read_tempreg_pci;
  458.         }
  459.  
  460.         for (i = 0; i < ARRAY_SIZE(tctl_offset_table); i++) {
  461.                 const struct tctl_offset *entry = &tctl_offset_table[i];
  462.                 if (boot_cpu_data.x86 == entry->model &&
  463.                     strstr(boot_cpu_data.x86_model_id, entry->id)) {
  464.                         data->temp_offset = entry->offset;
  465.                         break;
  466.                 }
  467.         }
  468.    
  469.         hwmon_dev->driver_data=data;
  470.     return PTR_ERR_OR_ZERO(hwmon_dev);
  471. }
  472.  
  473. const struct pci_device_id k10temp_id_table[] = {
  474.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_10H_NB_MISC) },
  475.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_11H_NB_MISC) },
  476.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_CNB17H_F3) },
  477.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_15H_NB_F3) },
  478.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_15H_M10H_F3) },
  479.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_15H_M30H_NB_F3) },
  480.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_15H_M60H_NB_F3) },
  481.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_15H_M70H_NB_F3) },
  482.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_16H_NB_F3) },
  483.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_16H_M30H_NB_F3) },
  484.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_17H_DF_F3) },
  485.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_17H_M10H_DF_F3) },
  486.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_17H_M30H_DF_F3) },
  487.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_17H_M60H_DF_F3) },
  488.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_17H_M70H_DF_F3) },
  489.         { PCI_VDEVICE(AMD, PCI_DEVICE_ID_AMD_19H_DF_F3) },
  490.         { PCI_VDEVICE(HYGON, PCI_DEVICE_ID_AMD_17H_DF_F3) },
  491.         {}
  492. };
  493.  
  494. #define K10TEMP_NA (~0)
  495. #define CHANEL_MAX 9
  496.  
  497. #pragma pack(push, 1)
  498. struct{
  499.     int Tctl;
  500.     int Tdie;
  501.     int Tccd1;
  502.     int Tccd2;
  503.     int Tccd3;
  504.     int Tccd4;
  505.     int Tccd5;
  506.     int Tccd6;
  507.     int Tccd7;
  508.     int Tccd8;
  509.    
  510.     int Tmax;
  511.     int Tcrit;
  512.     int Tcrit_hyst;
  513. }k10temp_out;
  514. #pragma pack(pop)
  515.  
  516. struct device k10temp_device;
  517.  
  518. void read_temp_info(struct device *dev, u32 attr, int channel, int *val){
  519.     long temp=0;
  520.     if(k10temp_is_visible(dev->driver_data, hwmon_temp, attr,  channel)){
  521.         k10temp_read_temp(dev, attr, channel, &temp);
  522.         *val=temp;
  523.         }else{
  524.         *val=K10TEMP_NA;
  525.     }
  526. }
  527.  
  528. void read_all_info(struct device* dev){
  529.         for(int c=0; c<=CHANEL_MAX; c++){
  530.                 read_temp_info(dev, hwmon_temp_input, c, (int*)&k10temp_out+c);
  531.     }
  532.     read_temp_info(dev, hwmon_temp_max,       0, &k10temp_out.Tmax);
  533.     read_temp_info(dev, hwmon_temp_crit,      0, &k10temp_out.Tcrit);
  534.     read_temp_info(dev, hwmon_temp_crit_hyst, 0, &k10temp_out.Tcrit_hyst);
  535. }
  536.  
  537. int __stdcall service_proc(ioctl_t *my_ctl){
  538.     if(!my_ctl || !my_ctl->output || (int)my_ctl->output>=KERNEL_SPACE-sizeof(k10temp_out)){
  539.         printk("k10temp: Bad address for writing data!\n");
  540.         return 0;
  541.     }
  542.  
  543.     read_all_info(&k10temp_device);
  544.    
  545.     if(my_ctl->out_size == sizeof(k10temp_out)){
  546.         memcpy(my_ctl->output, &k10temp_out, sizeof(k10temp_out));
  547.         return 0;
  548.     }
  549.     printk("k10temp: Invalid buffer length!\n");
  550.     return 1;
  551. }
  552.  
  553. uint32_t drvEntry(int action, char *cmdline){
  554.         if(action != 1){
  555.         return 0;
  556.     }
  557.     pci_dev_t device;
  558.     const struct pci_device_id  *k10temp_id;
  559.     int  err;
  560.  
  561.     cpu_detect(&boot_cpu_data);
  562.  
  563.         err = enum_pci_devices();
  564.     if(unlikely(err != 0)) {
  565.         printk("k10temp: Device enumeration failed!\n");
  566.         return 0;
  567.     }
  568.  
  569.     k10temp_id = find_pci_device(&device, k10temp_id_table);
  570.  
  571.     if(unlikely(k10temp_id == NULL)){
  572.         printk("k10temp: Device not found!\n");
  573.         return 0;
  574.     }
  575.  
  576.     init_amd_nbs();
  577.     k10temp_probe(&device.pci_dev, k10temp_id, &k10temp_device);
  578.     return RegService("k10temp", service_proc);
  579. }
  580.