Subversion Repositories Kolibri OS

Rev

Go to most recent revision | Blame | Last modification | View Log | RSS feed

  1. #ifndef A3XX_XML
  2. #define A3XX_XML
  3.  
  4. /* Autogenerated file, DO NOT EDIT manually!
  5.  
  6. This file was generated by the rules-ng-ng headergen tool in this git repository:
  7. http://0x04.net/cgit/index.cgi/rules-ng-ng
  8. git clone git://0x04.net/rules-ng-ng
  9.  
  10. The rules-ng-ng source files this header was generated from are:
  11. - /home/robclark/src/freedreno/envytools/rnndb/a3xx.xml                (  42578 bytes, from 2013-06-02 13:10:46)
  12. - /home/robclark/src/freedreno/envytools/rnndb/freedreno_copyright.xml (   1453 bytes, from 2013-03-31 16:51:27)
  13. - /home/robclark/src/freedreno/envytools/rnndb/adreno_common.xml       (   3094 bytes, from 2013-05-05 18:29:22)
  14. - /home/robclark/src/freedreno/envytools/rnndb/adreno_pm4.xml          (   9712 bytes, from 2013-05-26 15:22:37)
  15.  
  16. Copyright (C) 2013 by the following authors:
  17. - Rob Clark <robdclark@gmail.com> (robclark)
  18.  
  19. Permission is hereby granted, free of charge, to any person obtaining
  20. a copy of this software and associated documentation files (the
  21. "Software"), to deal in the Software without restriction, including
  22. without limitation the rights to use, copy, modify, merge, publish,
  23. distribute, sublicense, and/or sell copies of the Software, and to
  24. permit persons to whom the Software is furnished to do so, subject to
  25. the following conditions:
  26.  
  27. The above copyright notice and this permission notice (including the
  28. next paragraph) shall be included in all copies or substantial
  29. portions of the Software.
  30.  
  31. THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  32. EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  33. MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.
  34. IN NO EVENT SHALL THE COPYRIGHT OWNER(S) AND/OR ITS SUPPLIERS BE
  35. LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION
  36. OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION
  37. WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  38. */
  39.  
  40.  
  41. enum a3xx_render_mode {
  42.         RB_RENDERING_PASS = 0,
  43.         RB_TILING_PASS = 1,
  44.         RB_RESOLVE_PASS = 2,
  45. };
  46.  
  47. enum a3xx_tile_mode {
  48.         LINEAR = 0,
  49.         TILE_32X32 = 2,
  50. };
  51.  
  52. enum a3xx_threadmode {
  53.         MULTI = 0,
  54.         SINGLE = 1,
  55. };
  56.  
  57. enum a3xx_instrbuffermode {
  58.         BUFFER = 1,
  59. };
  60.  
  61. enum a3xx_threadsize {
  62.         TWO_QUADS = 0,
  63.         FOUR_QUADS = 1,
  64. };
  65.  
  66. enum a3xx_state_block_id {
  67.         HLSQ_BLOCK_ID_TP_TEX = 2,
  68.         HLSQ_BLOCK_ID_TP_MIPMAP = 3,
  69.         HLSQ_BLOCK_ID_SP_VS = 4,
  70.         HLSQ_BLOCK_ID_SP_FS = 6,
  71. };
  72.  
  73. enum a3xx_cache_opcode {
  74.         INVALIDATE = 1,
  75. };
  76.  
  77. enum a3xx_vtx_fmt {
  78.         VFMT_FLOAT_32 = 0,
  79.         VFMT_FLOAT_32_32 = 1,
  80.         VFMT_FLOAT_32_32_32 = 2,
  81.         VFMT_FLOAT_32_32_32_32 = 3,
  82.         VFMT_FLOAT_16 = 4,
  83.         VFMT_FLOAT_16_16 = 5,
  84.         VFMT_FLOAT_16_16_16 = 6,
  85.         VFMT_FLOAT_16_16_16_16 = 7,
  86.         VFMT_FIXED_32 = 8,
  87.         VFMT_FIXED_32_32 = 9,
  88.         VFMT_FIXED_32_32_32 = 10,
  89.         VFMT_FIXED_32_32_32_32 = 11,
  90.         VFMT_SHORT_16 = 16,
  91.         VFMT_SHORT_16_16 = 17,
  92.         VFMT_SHORT_16_16_16 = 18,
  93.         VFMT_SHORT_16_16_16_16 = 19,
  94.         VFMT_USHORT_16 = 20,
  95.         VFMT_USHORT_16_16 = 21,
  96.         VFMT_USHORT_16_16_16 = 22,
  97.         VFMT_USHORT_16_16_16_16 = 23,
  98.         VFMT_NORM_SHORT_16 = 24,
  99.         VFMT_NORM_SHORT_16_16 = 25,
  100.         VFMT_NORM_SHORT_16_16_16 = 26,
  101.         VFMT_NORM_SHORT_16_16_16_16 = 27,
  102.         VFMT_NORM_USHORT_16 = 28,
  103.         VFMT_NORM_USHORT_16_16 = 29,
  104.         VFMT_NORM_USHORT_16_16_16 = 30,
  105.         VFMT_NORM_USHORT_16_16_16_16 = 31,
  106.         VFMT_UBYTE_8 = 40,
  107.         VFMT_UBYTE_8_8 = 41,
  108.         VFMT_UBYTE_8_8_8 = 42,
  109.         VFMT_UBYTE_8_8_8_8 = 43,
  110.         VFMT_NORM_UBYTE_8 = 44,
  111.         VFMT_NORM_UBYTE_8_8 = 45,
  112.         VFMT_NORM_UBYTE_8_8_8 = 46,
  113.         VFMT_NORM_UBYTE_8_8_8_8 = 47,
  114.         VFMT_BYTE_8 = 48,
  115.         VFMT_BYTE_8_8 = 49,
  116.         VFMT_BYTE_8_8_8 = 50,
  117.         VFMT_BYTE_8_8_8_8 = 51,
  118.         VFMT_NORM_BYTE_8 = 52,
  119.         VFMT_NORM_BYTE_8_8 = 53,
  120.         VFMT_NORM_BYTE_8_8_8 = 54,
  121.         VFMT_NORM_BYTE_8_8_8_8 = 55,
  122.         VFMT_UINT_10_10_10_2 = 60,
  123.         VFMT_NORM_UINT_10_10_10_2 = 61,
  124.         VFMT_INT_10_10_10_2 = 62,
  125.         VFMT_NORM_INT_10_10_10_2 = 63,
  126. };
  127.  
  128. enum a3xx_tex_fmt {
  129.         TFMT_NORM_USHORT_565 = 4,
  130.         TFMT_NORM_USHORT_5551 = 6,
  131.         TFMT_NORM_USHORT_4444 = 7,
  132.         TFMT_NORM_UINT_X8Z24 = 10,
  133.         TFMT_NORM_UINT_2_10_10_10 = 41,
  134.         TFMT_NORM_UINT_A8 = 44,
  135.         TFMT_NORM_UINT_L8_A8 = 47,
  136.         TFMT_NORM_UINT_8 = 48,
  137.         TFMT_NORM_UINT_8_8 = 49,
  138.         TFMT_NORM_UINT_8_8_8 = 50,
  139.         TFMT_NORM_UINT_8_8_8_8 = 51,
  140.         TFMT_FLOAT_16 = 64,
  141.         TFMT_FLOAT_16_16 = 65,
  142.         TFMT_FLOAT_16_16_16_16 = 67,
  143.         TFMT_FLOAT_32 = 84,
  144.         TFMT_FLOAT_32_32 = 85,
  145.         TFMT_FLOAT_32_32_32_32 = 87,
  146. };
  147.  
  148. enum a3xx_tex_fetchsize {
  149.         TFETCH_DISABLE = 0,
  150.         TFETCH_1_BYTE = 1,
  151.         TFETCH_2_BYTE = 2,
  152.         TFETCH_4_BYTE = 3,
  153.         TFETCH_8_BYTE = 4,
  154.         TFETCH_16_BYTE = 5,
  155. };
  156.  
  157. enum a3xx_color_fmt {
  158.         RB_R8G8B8_UNORM = 4,
  159.         RB_R8G8B8A8_UNORM = 8,
  160.         RB_Z16_UNORM = 12,
  161.         RB_A8_UNORM = 20,
  162. };
  163.  
  164. enum a3xx_color_swap {
  165.         WZYX = 0,
  166.         WXYZ = 1,
  167.         ZYXW = 2,
  168.         XYZW = 3,
  169. };
  170.  
  171. enum a3xx_msaa_samples {
  172.         MSAA_ONE = 0,
  173.         MSAA_TWO = 1,
  174.         MSAA_FOUR = 2,
  175. };
  176.  
  177. enum a3xx_sp_perfcounter_select {
  178.         SP_FS_CFLOW_INSTRUCTIONS = 12,
  179.         SP_FS_FULL_ALU_INSTRUCTIONS = 14,
  180.         SP0_ICL1_MISSES = 26,
  181.         SP_ALU_ACTIVE_CYCLES = 29,
  182. };
  183.  
  184. enum adreno_rb_copy_control_mode {
  185.         RB_COPY_RESOLVE = 1,
  186.         RB_COPY_DEPTH_STENCIL = 5,
  187. };
  188.  
  189. enum a3xx_tex_filter {
  190.         A3XX_TEX_NEAREST = 0,
  191.         A3XX_TEX_LINEAR = 1,
  192. };
  193.  
  194. enum a3xx_tex_clamp {
  195.         A3XX_TEX_REPEAT = 0,
  196.         A3XX_TEX_CLAMP_TO_EDGE = 1,
  197.         A3XX_TEX_MIRROR_REPEAT = 2,
  198.         A3XX_TEX_CLAMP_NONE = 3,
  199. };
  200.  
  201. enum a3xx_tex_swiz {
  202.         A3XX_TEX_X = 0,
  203.         A3XX_TEX_Y = 1,
  204.         A3XX_TEX_Z = 2,
  205.         A3XX_TEX_W = 3,
  206.         A3XX_TEX_ZERO = 4,
  207.         A3XX_TEX_ONE = 5,
  208. };
  209.  
  210. #define REG_A3XX_RBBM_HW_VERSION                                0x00000000
  211.  
  212. #define REG_A3XX_RBBM_HW_RELEASE                                0x00000001
  213.  
  214. #define REG_A3XX_RBBM_HW_CONFIGURATION                          0x00000002
  215.  
  216. #define REG_A3XX_RBBM_CLOCK_CTL                                 0x00000010
  217.  
  218. #define REG_A3XX_RBBM_SP_HYST_CNT                               0x00000012
  219.  
  220. #define REG_A3XX_RBBM_SW_RESET_CMD                              0x00000018
  221.  
  222. #define REG_A3XX_RBBM_AHB_CTL0                                  0x00000020
  223.  
  224. #define REG_A3XX_RBBM_AHB_CTL1                                  0x00000021
  225.  
  226. #define REG_A3XX_RBBM_AHB_CMD                                   0x00000022
  227.  
  228. #define REG_A3XX_RBBM_AHB_ERROR_STATUS                          0x00000027
  229.  
  230. #define REG_A3XX_RBBM_GPR0_CTL                                  0x0000002e
  231.  
  232. #define REG_A3XX_RBBM_STATUS                                    0x00000030
  233.  
  234. #define REG_A3XX_RBBM_WAIT_IDLE_CLOCKS_CTL                      0x00000033
  235.  
  236. #define REG_A3XX_RBBM_INTERFACE_HANG_INT_CTL                    0x00000050
  237.  
  238. #define REG_A3XX_RBBM_INTERFACE_HANG_MASK_CTL0                  0x00000051
  239.  
  240. #define REG_A3XX_RBBM_INTERFACE_HANG_MASK_CTL1                  0x00000054
  241.  
  242. #define REG_A3XX_RBBM_INTERFACE_HANG_MASK_CTL2                  0x00000057
  243.  
  244. #define REG_A3XX_RBBM_INTERFACE_HANG_MASK_CTL3                  0x0000005a
  245.  
  246. #define REG_A3XX_RBBM_INT_CLEAR_CMD                             0x00000061
  247.  
  248. #define REG_A3XX_RBBM_INT_0_MASK                                0x00000063
  249.  
  250. #define REG_A3XX_RBBM_INT_0_STATUS                              0x00000064
  251.  
  252. #define REG_A3XX_RBBM_PERFCTR_CTL                               0x00000080
  253.  
  254. #define REG_A3XX_RBBM_GPU_BUSY_MASKED                           0x00000088
  255.  
  256. #define REG_A3XX_RBBM_PERFCTR_SP_7_LO                           0x000000e0
  257.  
  258. #define REG_A3XX_RBBM_PERFCTR_SP_7_HI                           0x000000e1
  259.  
  260. #define REG_A3XX_RBBM_PERFCTR_PWR_1_LO                          0x000000ec
  261.  
  262. #define REG_A3XX_RBBM_PERFCTR_PWR_1_HI                          0x000000ed
  263.  
  264. #define REG_A3XX_RBBM_RBBM_CTL                                  0x00000100
  265.  
  266. #define REG_A3XX_RBBM_RBBM_CTL                                  0x00000100
  267.  
  268. #define REG_A3XX_RBBM_DEBUG_BUS_CTL                             0x00000111
  269.  
  270. #define REG_A3XX_RBBM_DEBUG_BUS_DATA_STATUS                     0x00000112
  271.  
  272. #define REG_A3XX_CP_PFP_UCODE_ADDR                              0x000001c9
  273.  
  274. #define REG_A3XX_CP_PFP_UCODE_DATA                              0x000001ca
  275.  
  276. #define REG_A3XX_CP_ROQ_ADDR                                    0x000001cc
  277.  
  278. #define REG_A3XX_CP_ROQ_DATA                                    0x000001cd
  279.  
  280. #define REG_A3XX_CP_MERCIU_ADDR                                 0x000001d1
  281.  
  282. #define REG_A3XX_CP_MERCIU_DATA                                 0x000001d2
  283.  
  284. #define REG_A3XX_CP_MERCIU_DATA2                                0x000001d3
  285.  
  286. #define REG_A3XX_CP_MEQ_ADDR                                    0x000001da
  287.  
  288. #define REG_A3XX_CP_MEQ_DATA                                    0x000001db
  289.  
  290. #define REG_A3XX_CP_HW_FAULT                                    0x0000045c
  291.  
  292. #define REG_A3XX_CP_PROTECT_CTRL                                0x0000045e
  293.  
  294. #define REG_A3XX_CP_PROTECT_STATUS                              0x0000045f
  295.  
  296. #define REG_A3XX_CP_PROTECT(i0)                                (0x00000460 + 0x1*(i0))
  297.  
  298. #define REG_A3XX_CP_PROTECT_REG(i0)                            (0x00000460 + 0x1*(i0))
  299.  
  300. #define REG_A3XX_CP_AHB_FAULT                                   0x0000054d
  301.  
  302. #define REG_A3XX_CP_SCRATCH_REG2                                0x0000057a
  303.  
  304. #define REG_A3XX_CP_SCRATCH_REG3                                0x0000057b
  305.  
  306. #define REG_A3XX_GRAS_CL_CLIP_CNTL                              0x00002040
  307. #define A3XX_GRAS_CL_CLIP_CNTL_IJ_PERSP_CENTER                  0x00001000
  308. #define A3XX_GRAS_CL_CLIP_CNTL_CLIP_DISABLE                     0x00010000
  309. #define A3XX_GRAS_CL_CLIP_CNTL_ZFAR_CLIP_DISABLE                0x00020000
  310. #define A3XX_GRAS_CL_CLIP_CNTL_VP_CLIP_CODE_IGNORE              0x00080000
  311. #define A3XX_GRAS_CL_CLIP_CNTL_VP_XFORM_DISABLE                 0x00100000
  312. #define A3XX_GRAS_CL_CLIP_CNTL_PERSP_DIVISION_DISABLE           0x00200000
  313.  
  314. #define REG_A3XX_GRAS_CL_GB_CLIP_ADJ                            0x00002044
  315. #define A3XX_GRAS_CL_GB_CLIP_ADJ_HORZ__MASK                     0x000003ff
  316. #define A3XX_GRAS_CL_GB_CLIP_ADJ_HORZ__SHIFT                    0
  317. static inline uint32_t A3XX_GRAS_CL_GB_CLIP_ADJ_HORZ(uint32_t val)
  318. {
  319.         return ((val) << A3XX_GRAS_CL_GB_CLIP_ADJ_HORZ__SHIFT) & A3XX_GRAS_CL_GB_CLIP_ADJ_HORZ__MASK;
  320. }
  321. #define A3XX_GRAS_CL_GB_CLIP_ADJ_VERT__MASK                     0x000ffc00
  322. #define A3XX_GRAS_CL_GB_CLIP_ADJ_VERT__SHIFT                    10
  323. static inline uint32_t A3XX_GRAS_CL_GB_CLIP_ADJ_VERT(uint32_t val)
  324. {
  325.         return ((val) << A3XX_GRAS_CL_GB_CLIP_ADJ_VERT__SHIFT) & A3XX_GRAS_CL_GB_CLIP_ADJ_VERT__MASK;
  326. }
  327.  
  328. #define REG_A3XX_GRAS_CL_VPORT_XOFFSET                          0x00002048
  329. #define A3XX_GRAS_CL_VPORT_XOFFSET__MASK                        0xffffffff
  330. #define A3XX_GRAS_CL_VPORT_XOFFSET__SHIFT                       0
  331. static inline uint32_t A3XX_GRAS_CL_VPORT_XOFFSET(float val)
  332. {
  333.         return ((fui(val)) << A3XX_GRAS_CL_VPORT_XOFFSET__SHIFT) & A3XX_GRAS_CL_VPORT_XOFFSET__MASK;
  334. }
  335.  
  336. #define REG_A3XX_GRAS_CL_VPORT_XSCALE                           0x00002049
  337. #define A3XX_GRAS_CL_VPORT_XSCALE__MASK                         0xffffffff
  338. #define A3XX_GRAS_CL_VPORT_XSCALE__SHIFT                        0
  339. static inline uint32_t A3XX_GRAS_CL_VPORT_XSCALE(float val)
  340. {
  341.         return ((fui(val)) << A3XX_GRAS_CL_VPORT_XSCALE__SHIFT) & A3XX_GRAS_CL_VPORT_XSCALE__MASK;
  342. }
  343.  
  344. #define REG_A3XX_GRAS_CL_VPORT_YOFFSET                          0x0000204a
  345. #define A3XX_GRAS_CL_VPORT_YOFFSET__MASK                        0xffffffff
  346. #define A3XX_GRAS_CL_VPORT_YOFFSET__SHIFT                       0
  347. static inline uint32_t A3XX_GRAS_CL_VPORT_YOFFSET(float val)
  348. {
  349.         return ((fui(val)) << A3XX_GRAS_CL_VPORT_YOFFSET__SHIFT) & A3XX_GRAS_CL_VPORT_YOFFSET__MASK;
  350. }
  351.  
  352. #define REG_A3XX_GRAS_CL_VPORT_YSCALE                           0x0000204b
  353. #define A3XX_GRAS_CL_VPORT_YSCALE__MASK                         0xffffffff
  354. #define A3XX_GRAS_CL_VPORT_YSCALE__SHIFT                        0
  355. static inline uint32_t A3XX_GRAS_CL_VPORT_YSCALE(float val)
  356. {
  357.         return ((fui(val)) << A3XX_GRAS_CL_VPORT_YSCALE__SHIFT) & A3XX_GRAS_CL_VPORT_YSCALE__MASK;
  358. }
  359.  
  360. #define REG_A3XX_GRAS_CL_VPORT_ZOFFSET                          0x0000204c
  361. #define A3XX_GRAS_CL_VPORT_ZOFFSET__MASK                        0xffffffff
  362. #define A3XX_GRAS_CL_VPORT_ZOFFSET__SHIFT                       0
  363. static inline uint32_t A3XX_GRAS_CL_VPORT_ZOFFSET(float val)
  364. {
  365.         return ((fui(val)) << A3XX_GRAS_CL_VPORT_ZOFFSET__SHIFT) & A3XX_GRAS_CL_VPORT_ZOFFSET__MASK;
  366. }
  367.  
  368. #define REG_A3XX_GRAS_CL_VPORT_ZSCALE                           0x0000204d
  369. #define A3XX_GRAS_CL_VPORT_ZSCALE__MASK                         0xffffffff
  370. #define A3XX_GRAS_CL_VPORT_ZSCALE__SHIFT                        0
  371. static inline uint32_t A3XX_GRAS_CL_VPORT_ZSCALE(float val)
  372. {
  373.         return ((fui(val)) << A3XX_GRAS_CL_VPORT_ZSCALE__SHIFT) & A3XX_GRAS_CL_VPORT_ZSCALE__MASK;
  374. }
  375.  
  376. #define REG_A3XX_GRAS_SU_POINT_MINMAX                           0x00002068
  377.  
  378. #define REG_A3XX_GRAS_SU_POINT_SIZE                             0x00002069
  379.  
  380. #define REG_A3XX_GRAS_SU_POLY_OFFSET_SCALE                      0x0000206c
  381. #define A3XX_GRAS_SU_POLY_OFFSET_SCALE_VAL__MASK                0x00ffffff
  382. #define A3XX_GRAS_SU_POLY_OFFSET_SCALE_VAL__SHIFT               0
  383. static inline uint32_t A3XX_GRAS_SU_POLY_OFFSET_SCALE_VAL(float val)
  384. {
  385.         return ((((uint32_t)(val * 40.0))) << A3XX_GRAS_SU_POLY_OFFSET_SCALE_VAL__SHIFT) & A3XX_GRAS_SU_POLY_OFFSET_SCALE_VAL__MASK;
  386. }
  387.  
  388. #define REG_A3XX_GRAS_SU_POLY_OFFSET_OFFSET                     0x0000206d
  389. #define A3XX_GRAS_SU_POLY_OFFSET_OFFSET__MASK                   0xffffffff
  390. #define A3XX_GRAS_SU_POLY_OFFSET_OFFSET__SHIFT                  0
  391. static inline uint32_t A3XX_GRAS_SU_POLY_OFFSET_OFFSET(float val)
  392. {
  393.         return ((((uint32_t)(val * 44.0))) << A3XX_GRAS_SU_POLY_OFFSET_OFFSET__SHIFT) & A3XX_GRAS_SU_POLY_OFFSET_OFFSET__MASK;
  394. }
  395.  
  396. #define REG_A3XX_GRAS_SU_MODE_CONTROL                           0x00002070
  397. #define A3XX_GRAS_SU_MODE_CONTROL_CULL_FRONT                    0x00000001
  398. #define A3XX_GRAS_SU_MODE_CONTROL_CULL_BACK                     0x00000002
  399. #define A3XX_GRAS_SU_MODE_CONTROL_LINEHALFWIDTH__MASK           0x000007fc
  400. #define A3XX_GRAS_SU_MODE_CONTROL_LINEHALFWIDTH__SHIFT          2
  401. static inline uint32_t A3XX_GRAS_SU_MODE_CONTROL_LINEHALFWIDTH(uint32_t val)
  402. {
  403.         return ((val) << A3XX_GRAS_SU_MODE_CONTROL_LINEHALFWIDTH__SHIFT) & A3XX_GRAS_SU_MODE_CONTROL_LINEHALFWIDTH__MASK;
  404. }
  405. #define A3XX_GRAS_SU_MODE_CONTROL_POLY_OFFSET                   0x00000800
  406.  
  407. #define REG_A3XX_GRAS_SC_CONTROL                                0x00002072
  408. #define A3XX_GRAS_SC_CONTROL_RENDER_MODE__MASK                  0x000000f0
  409. #define A3XX_GRAS_SC_CONTROL_RENDER_MODE__SHIFT                 4
  410. static inline uint32_t A3XX_GRAS_SC_CONTROL_RENDER_MODE(enum a3xx_render_mode val)
  411. {
  412.         return ((val) << A3XX_GRAS_SC_CONTROL_RENDER_MODE__SHIFT) & A3XX_GRAS_SC_CONTROL_RENDER_MODE__MASK;
  413. }
  414. #define A3XX_GRAS_SC_CONTROL_MSAA_SAMPLES__MASK                 0x00000f00
  415. #define A3XX_GRAS_SC_CONTROL_MSAA_SAMPLES__SHIFT                8
  416. static inline uint32_t A3XX_GRAS_SC_CONTROL_MSAA_SAMPLES(enum a3xx_msaa_samples val)
  417. {
  418.         return ((val) << A3XX_GRAS_SC_CONTROL_MSAA_SAMPLES__SHIFT) & A3XX_GRAS_SC_CONTROL_MSAA_SAMPLES__MASK;
  419. }
  420. #define A3XX_GRAS_SC_CONTROL_RASTER_MODE__MASK                  0x0000f000
  421. #define A3XX_GRAS_SC_CONTROL_RASTER_MODE__SHIFT                 12
  422. static inline uint32_t A3XX_GRAS_SC_CONTROL_RASTER_MODE(uint32_t val)
  423. {
  424.         return ((val) << A3XX_GRAS_SC_CONTROL_RASTER_MODE__SHIFT) & A3XX_GRAS_SC_CONTROL_RASTER_MODE__MASK;
  425. }
  426.  
  427. #define REG_A3XX_GRAS_SC_SCREEN_SCISSOR_TL                      0x00002074
  428. #define A3XX_GRAS_SC_SCREEN_SCISSOR_TL_WINDOW_OFFSET_DISABLE    0x80000000
  429. #define A3XX_GRAS_SC_SCREEN_SCISSOR_TL_X__MASK                  0x00007fff
  430. #define A3XX_GRAS_SC_SCREEN_SCISSOR_TL_X__SHIFT                 0
  431. static inline uint32_t A3XX_GRAS_SC_SCREEN_SCISSOR_TL_X(uint32_t val)
  432. {
  433.         return ((val) << A3XX_GRAS_SC_SCREEN_SCISSOR_TL_X__SHIFT) & A3XX_GRAS_SC_SCREEN_SCISSOR_TL_X__MASK;
  434. }
  435. #define A3XX_GRAS_SC_SCREEN_SCISSOR_TL_Y__MASK                  0x7fff0000
  436. #define A3XX_GRAS_SC_SCREEN_SCISSOR_TL_Y__SHIFT                 16
  437. static inline uint32_t A3XX_GRAS_SC_SCREEN_SCISSOR_TL_Y(uint32_t val)
  438. {
  439.         return ((val) << A3XX_GRAS_SC_SCREEN_SCISSOR_TL_Y__SHIFT) & A3XX_GRAS_SC_SCREEN_SCISSOR_TL_Y__MASK;
  440. }
  441.  
  442. #define REG_A3XX_GRAS_SC_SCREEN_SCISSOR_BR                      0x00002075
  443. #define A3XX_GRAS_SC_SCREEN_SCISSOR_BR_WINDOW_OFFSET_DISABLE    0x80000000
  444. #define A3XX_GRAS_SC_SCREEN_SCISSOR_BR_X__MASK                  0x00007fff
  445. #define A3XX_GRAS_SC_SCREEN_SCISSOR_BR_X__SHIFT                 0
  446. static inline uint32_t A3XX_GRAS_SC_SCREEN_SCISSOR_BR_X(uint32_t val)
  447. {
  448.         return ((val) << A3XX_GRAS_SC_SCREEN_SCISSOR_BR_X__SHIFT) & A3XX_GRAS_SC_SCREEN_SCISSOR_BR_X__MASK;
  449. }
  450. #define A3XX_GRAS_SC_SCREEN_SCISSOR_BR_Y__MASK                  0x7fff0000
  451. #define A3XX_GRAS_SC_SCREEN_SCISSOR_BR_Y__SHIFT                 16
  452. static inline uint32_t A3XX_GRAS_SC_SCREEN_SCISSOR_BR_Y(uint32_t val)
  453. {
  454.         return ((val) << A3XX_GRAS_SC_SCREEN_SCISSOR_BR_Y__SHIFT) & A3XX_GRAS_SC_SCREEN_SCISSOR_BR_Y__MASK;
  455. }
  456.  
  457. #define REG_A3XX_GRAS_SC_WINDOW_SCISSOR_TL                      0x00002079
  458. #define A3XX_GRAS_SC_WINDOW_SCISSOR_TL_WINDOW_OFFSET_DISABLE    0x80000000
  459. #define A3XX_GRAS_SC_WINDOW_SCISSOR_TL_X__MASK                  0x00007fff
  460. #define A3XX_GRAS_SC_WINDOW_SCISSOR_TL_X__SHIFT                 0
  461. static inline uint32_t A3XX_GRAS_SC_WINDOW_SCISSOR_TL_X(uint32_t val)
  462. {
  463.         return ((val) << A3XX_GRAS_SC_WINDOW_SCISSOR_TL_X__SHIFT) & A3XX_GRAS_SC_WINDOW_SCISSOR_TL_X__MASK;
  464. }
  465. #define A3XX_GRAS_SC_WINDOW_SCISSOR_TL_Y__MASK                  0x7fff0000
  466. #define A3XX_GRAS_SC_WINDOW_SCISSOR_TL_Y__SHIFT                 16
  467. static inline uint32_t A3XX_GRAS_SC_WINDOW_SCISSOR_TL_Y(uint32_t val)
  468. {
  469.         return ((val) << A3XX_GRAS_SC_WINDOW_SCISSOR_TL_Y__SHIFT) & A3XX_GRAS_SC_WINDOW_SCISSOR_TL_Y__MASK;
  470. }
  471.  
  472. #define REG_A3XX_GRAS_SC_WINDOW_SCISSOR_BR                      0x0000207a
  473. #define A3XX_GRAS_SC_WINDOW_SCISSOR_BR_WINDOW_OFFSET_DISABLE    0x80000000
  474. #define A3XX_GRAS_SC_WINDOW_SCISSOR_BR_X__MASK                  0x00007fff
  475. #define A3XX_GRAS_SC_WINDOW_SCISSOR_BR_X__SHIFT                 0
  476. static inline uint32_t A3XX_GRAS_SC_WINDOW_SCISSOR_BR_X(uint32_t val)
  477. {
  478.         return ((val) << A3XX_GRAS_SC_WINDOW_SCISSOR_BR_X__SHIFT) & A3XX_GRAS_SC_WINDOW_SCISSOR_BR_X__MASK;
  479. }
  480. #define A3XX_GRAS_SC_WINDOW_SCISSOR_BR_Y__MASK                  0x7fff0000
  481. #define A3XX_GRAS_SC_WINDOW_SCISSOR_BR_Y__SHIFT                 16
  482. static inline uint32_t A3XX_GRAS_SC_WINDOW_SCISSOR_BR_Y(uint32_t val)
  483. {
  484.         return ((val) << A3XX_GRAS_SC_WINDOW_SCISSOR_BR_Y__SHIFT) & A3XX_GRAS_SC_WINDOW_SCISSOR_BR_Y__MASK;
  485. }
  486.  
  487. #define REG_A3XX_RB_MODE_CONTROL                                0x000020c0
  488. #define A3XX_RB_MODE_CONTROL_GMEM_BYPASS                        0x00000080
  489. #define A3XX_RB_MODE_CONTROL_RENDER_MODE__MASK                  0x00000700
  490. #define A3XX_RB_MODE_CONTROL_RENDER_MODE__SHIFT                 8
  491. static inline uint32_t A3XX_RB_MODE_CONTROL_RENDER_MODE(enum a3xx_render_mode val)
  492. {
  493.         return ((val) << A3XX_RB_MODE_CONTROL_RENDER_MODE__SHIFT) & A3XX_RB_MODE_CONTROL_RENDER_MODE__MASK;
  494. }
  495. #define A3XX_RB_MODE_CONTROL_MARB_CACHE_SPLIT_MODE              0x00008000
  496. #define A3XX_RB_MODE_CONTROL_PACKER_TIMER_ENABLE                0x00010000
  497.  
  498. #define REG_A3XX_RB_RENDER_CONTROL                              0x000020c1
  499. #define A3XX_RB_RENDER_CONTROL_BIN_WIDTH__MASK                  0x00000ff0
  500. #define A3XX_RB_RENDER_CONTROL_BIN_WIDTH__SHIFT                 4
  501. static inline uint32_t A3XX_RB_RENDER_CONTROL_BIN_WIDTH(uint32_t val)
  502. {
  503.         return ((val >> 5) << A3XX_RB_RENDER_CONTROL_BIN_WIDTH__SHIFT) & A3XX_RB_RENDER_CONTROL_BIN_WIDTH__MASK;
  504. }
  505. #define A3XX_RB_RENDER_CONTROL_DISABLE_COLOR_PIPE               0x00001000
  506. #define A3XX_RB_RENDER_CONTROL_ENABLE_GMEM                      0x00002000
  507. #define A3XX_RB_RENDER_CONTROL_ALPHA_TEST_FUNC__MASK            0x07000000
  508. #define A3XX_RB_RENDER_CONTROL_ALPHA_TEST_FUNC__SHIFT           24
  509. static inline uint32_t A3XX_RB_RENDER_CONTROL_ALPHA_TEST_FUNC(enum adreno_compare_func val)
  510. {
  511.         return ((val) << A3XX_RB_RENDER_CONTROL_ALPHA_TEST_FUNC__SHIFT) & A3XX_RB_RENDER_CONTROL_ALPHA_TEST_FUNC__MASK;
  512. }
  513.  
  514. #define REG_A3XX_RB_MSAA_CONTROL                                0x000020c2
  515. #define A3XX_RB_MSAA_CONTROL_DISABLE                            0x00000400
  516. #define A3XX_RB_MSAA_CONTROL_SAMPLES__MASK                      0x0000f000
  517. #define A3XX_RB_MSAA_CONTROL_SAMPLES__SHIFT                     12
  518. static inline uint32_t A3XX_RB_MSAA_CONTROL_SAMPLES(enum a3xx_msaa_samples val)
  519. {
  520.         return ((val) << A3XX_RB_MSAA_CONTROL_SAMPLES__SHIFT) & A3XX_RB_MSAA_CONTROL_SAMPLES__MASK;
  521. }
  522. #define A3XX_RB_MSAA_CONTROL_SAMPLE_MASK__MASK                  0xffff0000
  523. #define A3XX_RB_MSAA_CONTROL_SAMPLE_MASK__SHIFT                 16
  524. static inline uint32_t A3XX_RB_MSAA_CONTROL_SAMPLE_MASK(uint32_t val)
  525. {
  526.         return ((val) << A3XX_RB_MSAA_CONTROL_SAMPLE_MASK__SHIFT) & A3XX_RB_MSAA_CONTROL_SAMPLE_MASK__MASK;
  527. }
  528.  
  529. #define REG_A3XX_UNKNOWN_20C3                                   0x000020c3
  530.  
  531. #define REG_A3XX_RB_MRT(i0)                                    (0x000020c4 + 0x4*(i0))
  532.  
  533. #define REG_A3XX_RB_MRT_CONTROL(i0)                            (0x000020c4 + 0x4*(i0))
  534. #define A3XX_RB_MRT_CONTROL_READ_DEST_ENABLE                    0x00000008
  535. #define A3XX_RB_MRT_CONTROL_BLEND                               0x00000010
  536. #define A3XX_RB_MRT_CONTROL_BLEND2                              0x00000020
  537. #define A3XX_RB_MRT_CONTROL_ROP_CODE__MASK                      0x00000f00
  538. #define A3XX_RB_MRT_CONTROL_ROP_CODE__SHIFT                     8
  539. static inline uint32_t A3XX_RB_MRT_CONTROL_ROP_CODE(uint32_t val)
  540. {
  541.         return ((val) << A3XX_RB_MRT_CONTROL_ROP_CODE__SHIFT) & A3XX_RB_MRT_CONTROL_ROP_CODE__MASK;
  542. }
  543. #define A3XX_RB_MRT_CONTROL_DITHER_MODE__MASK                   0x00003000
  544. #define A3XX_RB_MRT_CONTROL_DITHER_MODE__SHIFT                  12
  545. static inline uint32_t A3XX_RB_MRT_CONTROL_DITHER_MODE(enum adreno_rb_dither_mode val)
  546. {
  547.         return ((val) << A3XX_RB_MRT_CONTROL_DITHER_MODE__SHIFT) & A3XX_RB_MRT_CONTROL_DITHER_MODE__MASK;
  548. }
  549. #define A3XX_RB_MRT_CONTROL_COMPONENT_ENABLE__MASK              0x0f000000
  550. #define A3XX_RB_MRT_CONTROL_COMPONENT_ENABLE__SHIFT             24
  551. static inline uint32_t A3XX_RB_MRT_CONTROL_COMPONENT_ENABLE(uint32_t val)
  552. {
  553.         return ((val) << A3XX_RB_MRT_CONTROL_COMPONENT_ENABLE__SHIFT) & A3XX_RB_MRT_CONTROL_COMPONENT_ENABLE__MASK;
  554. }
  555.  
  556. #define REG_A3XX_RB_MRT_BUF_INFO(i0)                           (0x000020c5 + 0x4*(i0))
  557. #define A3XX_RB_MRT_BUF_INFO_COLOR_FORMAT__MASK                 0x0000003f
  558. #define A3XX_RB_MRT_BUF_INFO_COLOR_FORMAT__SHIFT                0
  559. static inline uint32_t A3XX_RB_MRT_BUF_INFO_COLOR_FORMAT(enum a3xx_color_fmt val)
  560. {
  561.         return ((val) << A3XX_RB_MRT_BUF_INFO_COLOR_FORMAT__SHIFT) & A3XX_RB_MRT_BUF_INFO_COLOR_FORMAT__MASK;
  562. }
  563. #define A3XX_RB_MRT_BUF_INFO_COLOR_TILE_MODE__MASK              0x000000c0
  564. #define A3XX_RB_MRT_BUF_INFO_COLOR_TILE_MODE__SHIFT             6
  565. static inline uint32_t A3XX_RB_MRT_BUF_INFO_COLOR_TILE_MODE(enum a3xx_tile_mode val)
  566. {
  567.         return ((val) << A3XX_RB_MRT_BUF_INFO_COLOR_TILE_MODE__SHIFT) & A3XX_RB_MRT_BUF_INFO_COLOR_TILE_MODE__MASK;
  568. }
  569. #define A3XX_RB_MRT_BUF_INFO_COLOR_SWAP__MASK                   0x00000c00
  570. #define A3XX_RB_MRT_BUF_INFO_COLOR_SWAP__SHIFT                  10
  571. static inline uint32_t A3XX_RB_MRT_BUF_INFO_COLOR_SWAP(enum a3xx_color_swap val)
  572. {
  573.         return ((val) << A3XX_RB_MRT_BUF_INFO_COLOR_SWAP__SHIFT) & A3XX_RB_MRT_BUF_INFO_COLOR_SWAP__MASK;
  574. }
  575. #define A3XX_RB_MRT_BUF_INFO_COLOR_BUF_PITCH__MASK              0xfffe0000
  576. #define A3XX_RB_MRT_BUF_INFO_COLOR_BUF_PITCH__SHIFT             17
  577. static inline uint32_t A3XX_RB_MRT_BUF_INFO_COLOR_BUF_PITCH(uint32_t val)
  578. {
  579.         return ((val >> 5) << A3XX_RB_MRT_BUF_INFO_COLOR_BUF_PITCH__SHIFT) & A3XX_RB_MRT_BUF_INFO_COLOR_BUF_PITCH__MASK;
  580. }
  581.  
  582. #define REG_A3XX_RB_MRT_BUF_BASE(i0)                           (0x000020c6 + 0x4*(i0))
  583. #define A3XX_RB_MRT_BUF_BASE_COLOR_BUF_BASE__MASK               0xfffffff0
  584. #define A3XX_RB_MRT_BUF_BASE_COLOR_BUF_BASE__SHIFT              4
  585. static inline uint32_t A3XX_RB_MRT_BUF_BASE_COLOR_BUF_BASE(uint32_t val)
  586. {
  587.         return ((val >> 5) << A3XX_RB_MRT_BUF_BASE_COLOR_BUF_BASE__SHIFT) & A3XX_RB_MRT_BUF_BASE_COLOR_BUF_BASE__MASK;
  588. }
  589.  
  590. #define REG_A3XX_RB_MRT_BLEND_CONTROL(i0)                      (0x000020c7 + 0x4*(i0))
  591. #define A3XX_RB_MRT_BLEND_CONTROL_RGB_SRC_FACTOR__MASK          0x0000001f
  592. #define A3XX_RB_MRT_BLEND_CONTROL_RGB_SRC_FACTOR__SHIFT         0
  593. static inline uint32_t A3XX_RB_MRT_BLEND_CONTROL_RGB_SRC_FACTOR(enum adreno_rb_blend_factor val)
  594. {
  595.         return ((val) << A3XX_RB_MRT_BLEND_CONTROL_RGB_SRC_FACTOR__SHIFT) & A3XX_RB_MRT_BLEND_CONTROL_RGB_SRC_FACTOR__MASK;
  596. }
  597. #define A3XX_RB_MRT_BLEND_CONTROL_RGB_BLEND_OPCODE__MASK        0x000000e0
  598. #define A3XX_RB_MRT_BLEND_CONTROL_RGB_BLEND_OPCODE__SHIFT       5
  599. static inline uint32_t A3XX_RB_MRT_BLEND_CONTROL_RGB_BLEND_OPCODE(enum adreno_rb_blend_opcode val)
  600. {
  601.         return ((val) << A3XX_RB_MRT_BLEND_CONTROL_RGB_BLEND_OPCODE__SHIFT) & A3XX_RB_MRT_BLEND_CONTROL_RGB_BLEND_OPCODE__MASK;
  602. }
  603. #define A3XX_RB_MRT_BLEND_CONTROL_RGB_DEST_FACTOR__MASK         0x00001f00
  604. #define A3XX_RB_MRT_BLEND_CONTROL_RGB_DEST_FACTOR__SHIFT        8
  605. static inline uint32_t A3XX_RB_MRT_BLEND_CONTROL_RGB_DEST_FACTOR(enum adreno_rb_blend_factor val)
  606. {
  607.         return ((val) << A3XX_RB_MRT_BLEND_CONTROL_RGB_DEST_FACTOR__SHIFT) & A3XX_RB_MRT_BLEND_CONTROL_RGB_DEST_FACTOR__MASK;
  608. }
  609. #define A3XX_RB_MRT_BLEND_CONTROL_ALPHA_SRC_FACTOR__MASK        0x001f0000
  610. #define A3XX_RB_MRT_BLEND_CONTROL_ALPHA_SRC_FACTOR__SHIFT       16
  611. static inline uint32_t A3XX_RB_MRT_BLEND_CONTROL_ALPHA_SRC_FACTOR(enum adreno_rb_blend_factor val)
  612. {
  613.         return ((val) << A3XX_RB_MRT_BLEND_CONTROL_ALPHA_SRC_FACTOR__SHIFT) & A3XX_RB_MRT_BLEND_CONTROL_ALPHA_SRC_FACTOR__MASK;
  614. }
  615. #define A3XX_RB_MRT_BLEND_CONTROL_ALPHA_BLEND_OPCODE__MASK      0x00e00000
  616. #define A3XX_RB_MRT_BLEND_CONTROL_ALPHA_BLEND_OPCODE__SHIFT     21
  617. static inline uint32_t A3XX_RB_MRT_BLEND_CONTROL_ALPHA_BLEND_OPCODE(enum adreno_rb_blend_opcode val)
  618. {
  619.         return ((val) << A3XX_RB_MRT_BLEND_CONTROL_ALPHA_BLEND_OPCODE__SHIFT) & A3XX_RB_MRT_BLEND_CONTROL_ALPHA_BLEND_OPCODE__MASK;
  620. }
  621. #define A3XX_RB_MRT_BLEND_CONTROL_ALPHA_DEST_FACTOR__MASK       0x1f000000
  622. #define A3XX_RB_MRT_BLEND_CONTROL_ALPHA_DEST_FACTOR__SHIFT      24
  623. static inline uint32_t A3XX_RB_MRT_BLEND_CONTROL_ALPHA_DEST_FACTOR(enum adreno_rb_blend_factor val)
  624. {
  625.         return ((val) << A3XX_RB_MRT_BLEND_CONTROL_ALPHA_DEST_FACTOR__SHIFT) & A3XX_RB_MRT_BLEND_CONTROL_ALPHA_DEST_FACTOR__MASK;
  626. }
  627. #define A3XX_RB_MRT_BLEND_CONTROL_CLAMP_ENABLE                  0x20000000
  628.  
  629. #define REG_A3XX_RB_BLEND_RED                                   0x000020e4
  630.  
  631. #define REG_A3XX_RB_BLEND_GREEN                                 0x000020e5
  632.  
  633. #define REG_A3XX_RB_BLEND_BLUE                                  0x000020e6
  634.  
  635. #define REG_A3XX_RB_BLEND_ALPHA                                 0x000020e7
  636.  
  637. #define REG_A3XX_UNKNOWN_20E8                                   0x000020e8
  638.  
  639. #define REG_A3XX_UNKNOWN_20E9                                   0x000020e9
  640.  
  641. #define REG_A3XX_UNKNOWN_20EA                                   0x000020ea
  642.  
  643. #define REG_A3XX_UNKNOWN_20EB                                   0x000020eb
  644.  
  645. #define REG_A3XX_RB_COPY_CONTROL                                0x000020ec
  646. #define A3XX_RB_COPY_CONTROL_MSAA_RESOLVE__MASK                 0x00000003
  647. #define A3XX_RB_COPY_CONTROL_MSAA_RESOLVE__SHIFT                0
  648. static inline uint32_t A3XX_RB_COPY_CONTROL_MSAA_RESOLVE(enum a3xx_msaa_samples val)
  649. {
  650.         return ((val) << A3XX_RB_COPY_CONTROL_MSAA_RESOLVE__SHIFT) & A3XX_RB_COPY_CONTROL_MSAA_RESOLVE__MASK;
  651. }
  652. #define A3XX_RB_COPY_CONTROL_MODE__MASK                         0x00000070
  653. #define A3XX_RB_COPY_CONTROL_MODE__SHIFT                        4
  654. static inline uint32_t A3XX_RB_COPY_CONTROL_MODE(enum adreno_rb_copy_control_mode val)
  655. {
  656.         return ((val) << A3XX_RB_COPY_CONTROL_MODE__SHIFT) & A3XX_RB_COPY_CONTROL_MODE__MASK;
  657. }
  658. #define A3XX_RB_COPY_CONTROL_GMEM_BASE__MASK                    0xfffffc00
  659. #define A3XX_RB_COPY_CONTROL_GMEM_BASE__SHIFT                   10
  660. static inline uint32_t A3XX_RB_COPY_CONTROL_GMEM_BASE(uint32_t val)
  661. {
  662.         return ((val >> 10) << A3XX_RB_COPY_CONTROL_GMEM_BASE__SHIFT) & A3XX_RB_COPY_CONTROL_GMEM_BASE__MASK;
  663. }
  664.  
  665. #define REG_A3XX_RB_COPY_DEST_BASE                              0x000020ed
  666. #define A3XX_RB_COPY_DEST_BASE_BASE__MASK                       0xfffffff0
  667. #define A3XX_RB_COPY_DEST_BASE_BASE__SHIFT                      4
  668. static inline uint32_t A3XX_RB_COPY_DEST_BASE_BASE(uint32_t val)
  669. {
  670.         return ((val >> 5) << A3XX_RB_COPY_DEST_BASE_BASE__SHIFT) & A3XX_RB_COPY_DEST_BASE_BASE__MASK;
  671. }
  672.  
  673. #define REG_A3XX_RB_COPY_DEST_PITCH                             0x000020ee
  674. #define A3XX_RB_COPY_DEST_PITCH_PITCH__MASK                     0xffffffff
  675. #define A3XX_RB_COPY_DEST_PITCH_PITCH__SHIFT                    0
  676. static inline uint32_t A3XX_RB_COPY_DEST_PITCH_PITCH(uint32_t val)
  677. {
  678.         return ((val >> 5) << A3XX_RB_COPY_DEST_PITCH_PITCH__SHIFT) & A3XX_RB_COPY_DEST_PITCH_PITCH__MASK;
  679. }
  680.  
  681. #define REG_A3XX_RB_COPY_DEST_INFO                              0x000020ef
  682. #define A3XX_RB_COPY_DEST_INFO_TILE__MASK                       0x00000003
  683. #define A3XX_RB_COPY_DEST_INFO_TILE__SHIFT                      0
  684. static inline uint32_t A3XX_RB_COPY_DEST_INFO_TILE(enum a3xx_tile_mode val)
  685. {
  686.         return ((val) << A3XX_RB_COPY_DEST_INFO_TILE__SHIFT) & A3XX_RB_COPY_DEST_INFO_TILE__MASK;
  687. }
  688. #define A3XX_RB_COPY_DEST_INFO_FORMAT__MASK                     0x000000fc
  689. #define A3XX_RB_COPY_DEST_INFO_FORMAT__SHIFT                    2
  690. static inline uint32_t A3XX_RB_COPY_DEST_INFO_FORMAT(enum a3xx_color_fmt val)
  691. {
  692.         return ((val) << A3XX_RB_COPY_DEST_INFO_FORMAT__SHIFT) & A3XX_RB_COPY_DEST_INFO_FORMAT__MASK;
  693. }
  694. #define A3XX_RB_COPY_DEST_INFO_SWAP__MASK                       0x00000300
  695. #define A3XX_RB_COPY_DEST_INFO_SWAP__SHIFT                      8
  696. static inline uint32_t A3XX_RB_COPY_DEST_INFO_SWAP(enum a3xx_color_swap val)
  697. {
  698.         return ((val) << A3XX_RB_COPY_DEST_INFO_SWAP__SHIFT) & A3XX_RB_COPY_DEST_INFO_SWAP__MASK;
  699. }
  700. #define A3XX_RB_COPY_DEST_INFO_COMPONENT_ENABLE__MASK           0x0003c000
  701. #define A3XX_RB_COPY_DEST_INFO_COMPONENT_ENABLE__SHIFT          14
  702. static inline uint32_t A3XX_RB_COPY_DEST_INFO_COMPONENT_ENABLE(uint32_t val)
  703. {
  704.         return ((val) << A3XX_RB_COPY_DEST_INFO_COMPONENT_ENABLE__SHIFT) & A3XX_RB_COPY_DEST_INFO_COMPONENT_ENABLE__MASK;
  705. }
  706. #define A3XX_RB_COPY_DEST_INFO_ENDIAN__MASK                     0x001c0000
  707. #define A3XX_RB_COPY_DEST_INFO_ENDIAN__SHIFT                    18
  708. static inline uint32_t A3XX_RB_COPY_DEST_INFO_ENDIAN(enum adreno_rb_surface_endian val)
  709. {
  710.         return ((val) << A3XX_RB_COPY_DEST_INFO_ENDIAN__SHIFT) & A3XX_RB_COPY_DEST_INFO_ENDIAN__MASK;
  711. }
  712.  
  713. #define REG_A3XX_RB_DEPTH_CONTROL                               0x00002100
  714. #define A3XX_RB_DEPTH_CONTROL_Z_ENABLE                          0x00000002
  715. #define A3XX_RB_DEPTH_CONTROL_Z_WRITE_ENABLE                    0x00000004
  716. #define A3XX_RB_DEPTH_CONTROL_EARLY_Z_ENABLE                    0x00000008
  717. #define A3XX_RB_DEPTH_CONTROL_ZFUNC__MASK                       0x00000070
  718. #define A3XX_RB_DEPTH_CONTROL_ZFUNC__SHIFT                      4
  719. static inline uint32_t A3XX_RB_DEPTH_CONTROL_ZFUNC(enum adreno_compare_func val)
  720. {
  721.         return ((val) << A3XX_RB_DEPTH_CONTROL_ZFUNC__SHIFT) & A3XX_RB_DEPTH_CONTROL_ZFUNC__MASK;
  722. }
  723. #define A3XX_RB_DEPTH_CONTROL_BF_ENABLE                         0x00000080
  724. #define A3XX_RB_DEPTH_CONTROL_Z_TEST_ENABLE                     0x80000000
  725.  
  726. #define REG_A3XX_UNKNOWN_2101                                   0x00002101
  727.  
  728. #define REG_A3XX_RB_DEPTH_INFO                                  0x00002102
  729. #define A3XX_RB_DEPTH_INFO_DEPTH_FORMAT__MASK                   0x00000001
  730. #define A3XX_RB_DEPTH_INFO_DEPTH_FORMAT__SHIFT                  0
  731. static inline uint32_t A3XX_RB_DEPTH_INFO_DEPTH_FORMAT(enum adreno_rb_depth_format val)
  732. {
  733.         return ((val) << A3XX_RB_DEPTH_INFO_DEPTH_FORMAT__SHIFT) & A3XX_RB_DEPTH_INFO_DEPTH_FORMAT__MASK;
  734. }
  735. #define A3XX_RB_DEPTH_INFO_DEPTH_BASE__MASK                     0xfffff800
  736. #define A3XX_RB_DEPTH_INFO_DEPTH_BASE__SHIFT                    11
  737. static inline uint32_t A3XX_RB_DEPTH_INFO_DEPTH_BASE(uint32_t val)
  738. {
  739.         return ((val >> 10) << A3XX_RB_DEPTH_INFO_DEPTH_BASE__SHIFT) & A3XX_RB_DEPTH_INFO_DEPTH_BASE__MASK;
  740. }
  741.  
  742. #define REG_A3XX_RB_DEPTH_PITCH                                 0x00002103
  743. #define A3XX_RB_DEPTH_PITCH__MASK                               0xffffffff
  744. #define A3XX_RB_DEPTH_PITCH__SHIFT                              0
  745. static inline uint32_t A3XX_RB_DEPTH_PITCH(uint32_t val)
  746. {
  747.         return ((val >> 3) << A3XX_RB_DEPTH_PITCH__SHIFT) & A3XX_RB_DEPTH_PITCH__MASK;
  748. }
  749.  
  750. #define REG_A3XX_RB_STENCIL_CONTROL                             0x00002104
  751. #define A3XX_RB_STENCIL_CONTROL_STENCIL_ENABLE                  0x00000001
  752. #define A3XX_RB_STENCIL_CONTROL_STENCIL_ENABLE_BF               0x00000004
  753. #define A3XX_RB_STENCIL_CONTROL_FUNC__MASK                      0x00000700
  754. #define A3XX_RB_STENCIL_CONTROL_FUNC__SHIFT                     8
  755. static inline uint32_t A3XX_RB_STENCIL_CONTROL_FUNC(enum adreno_compare_func val)
  756. {
  757.         return ((val) << A3XX_RB_STENCIL_CONTROL_FUNC__SHIFT) & A3XX_RB_STENCIL_CONTROL_FUNC__MASK;
  758. }
  759. #define A3XX_RB_STENCIL_CONTROL_FAIL__MASK                      0x00003800
  760. #define A3XX_RB_STENCIL_CONTROL_FAIL__SHIFT                     11
  761. static inline uint32_t A3XX_RB_STENCIL_CONTROL_FAIL(enum adreno_stencil_op val)
  762. {
  763.         return ((val) << A3XX_RB_STENCIL_CONTROL_FAIL__SHIFT) & A3XX_RB_STENCIL_CONTROL_FAIL__MASK;
  764. }
  765. #define A3XX_RB_STENCIL_CONTROL_ZPASS__MASK                     0x0001c000
  766. #define A3XX_RB_STENCIL_CONTROL_ZPASS__SHIFT                    14
  767. static inline uint32_t A3XX_RB_STENCIL_CONTROL_ZPASS(enum adreno_stencil_op val)
  768. {
  769.         return ((val) << A3XX_RB_STENCIL_CONTROL_ZPASS__SHIFT) & A3XX_RB_STENCIL_CONTROL_ZPASS__MASK;
  770. }
  771. #define A3XX_RB_STENCIL_CONTROL_ZFAIL__MASK                     0x000e0000
  772. #define A3XX_RB_STENCIL_CONTROL_ZFAIL__SHIFT                    17
  773. static inline uint32_t A3XX_RB_STENCIL_CONTROL_ZFAIL(enum adreno_stencil_op val)
  774. {
  775.         return ((val) << A3XX_RB_STENCIL_CONTROL_ZFAIL__SHIFT) & A3XX_RB_STENCIL_CONTROL_ZFAIL__MASK;
  776. }
  777. #define A3XX_RB_STENCIL_CONTROL_FUNC_BF__MASK                   0x00700000
  778. #define A3XX_RB_STENCIL_CONTROL_FUNC_BF__SHIFT                  20
  779. static inline uint32_t A3XX_RB_STENCIL_CONTROL_FUNC_BF(enum adreno_compare_func val)
  780. {
  781.         return ((val) << A3XX_RB_STENCIL_CONTROL_FUNC_BF__SHIFT) & A3XX_RB_STENCIL_CONTROL_FUNC_BF__MASK;
  782. }
  783. #define A3XX_RB_STENCIL_CONTROL_FAIL_BF__MASK                   0x03800000
  784. #define A3XX_RB_STENCIL_CONTROL_FAIL_BF__SHIFT                  23
  785. static inline uint32_t A3XX_RB_STENCIL_CONTROL_FAIL_BF(enum adreno_stencil_op val)
  786. {
  787.         return ((val) << A3XX_RB_STENCIL_CONTROL_FAIL_BF__SHIFT) & A3XX_RB_STENCIL_CONTROL_FAIL_BF__MASK;
  788. }
  789. #define A3XX_RB_STENCIL_CONTROL_ZPASS_BF__MASK                  0x1c000000
  790. #define A3XX_RB_STENCIL_CONTROL_ZPASS_BF__SHIFT                 26
  791. static inline uint32_t A3XX_RB_STENCIL_CONTROL_ZPASS_BF(enum adreno_stencil_op val)
  792. {
  793.         return ((val) << A3XX_RB_STENCIL_CONTROL_ZPASS_BF__SHIFT) & A3XX_RB_STENCIL_CONTROL_ZPASS_BF__MASK;
  794. }
  795. #define A3XX_RB_STENCIL_CONTROL_ZFAIL_BF__MASK                  0xe0000000
  796. #define A3XX_RB_STENCIL_CONTROL_ZFAIL_BF__SHIFT                 29
  797. static inline uint32_t A3XX_RB_STENCIL_CONTROL_ZFAIL_BF(enum adreno_stencil_op val)
  798. {
  799.         return ((val) << A3XX_RB_STENCIL_CONTROL_ZFAIL_BF__SHIFT) & A3XX_RB_STENCIL_CONTROL_ZFAIL_BF__MASK;
  800. }
  801.  
  802. #define REG_A3XX_UNKNOWN_2105                                   0x00002105
  803.  
  804. #define REG_A3XX_UNKNOWN_2106                                   0x00002106
  805.  
  806. #define REG_A3XX_UNKNOWN_2107                                   0x00002107
  807.  
  808. #define REG_A3XX_RB_STENCILREFMASK                              0x00002108
  809. #define A3XX_RB_STENCILREFMASK_STENCILREF__MASK                 0x000000ff
  810. #define A3XX_RB_STENCILREFMASK_STENCILREF__SHIFT                0
  811. static inline uint32_t A3XX_RB_STENCILREFMASK_STENCILREF(uint32_t val)
  812. {
  813.         return ((val) << A3XX_RB_STENCILREFMASK_STENCILREF__SHIFT) & A3XX_RB_STENCILREFMASK_STENCILREF__MASK;
  814. }
  815. #define A3XX_RB_STENCILREFMASK_STENCILMASK__MASK                0x0000ff00
  816. #define A3XX_RB_STENCILREFMASK_STENCILMASK__SHIFT               8
  817. static inline uint32_t A3XX_RB_STENCILREFMASK_STENCILMASK(uint32_t val)
  818. {
  819.         return ((val) << A3XX_RB_STENCILREFMASK_STENCILMASK__SHIFT) & A3XX_RB_STENCILREFMASK_STENCILMASK__MASK;
  820. }
  821. #define A3XX_RB_STENCILREFMASK_STENCILWRITEMASK__MASK           0x00ff0000
  822. #define A3XX_RB_STENCILREFMASK_STENCILWRITEMASK__SHIFT          16
  823. static inline uint32_t A3XX_RB_STENCILREFMASK_STENCILWRITEMASK(uint32_t val)
  824. {
  825.         return ((val) << A3XX_RB_STENCILREFMASK_STENCILWRITEMASK__SHIFT) & A3XX_RB_STENCILREFMASK_STENCILWRITEMASK__MASK;
  826. }
  827.  
  828. #define REG_A3XX_RB_STENCILREFMASK_BF                           0x00002109
  829. #define A3XX_RB_STENCILREFMASK_BF_STENCILREF__MASK              0x000000ff
  830. #define A3XX_RB_STENCILREFMASK_BF_STENCILREF__SHIFT             0
  831. static inline uint32_t A3XX_RB_STENCILREFMASK_BF_STENCILREF(uint32_t val)
  832. {
  833.         return ((val) << A3XX_RB_STENCILREFMASK_BF_STENCILREF__SHIFT) & A3XX_RB_STENCILREFMASK_BF_STENCILREF__MASK;
  834. }
  835. #define A3XX_RB_STENCILREFMASK_BF_STENCILMASK__MASK             0x0000ff00
  836. #define A3XX_RB_STENCILREFMASK_BF_STENCILMASK__SHIFT            8
  837. static inline uint32_t A3XX_RB_STENCILREFMASK_BF_STENCILMASK(uint32_t val)
  838. {
  839.         return ((val) << A3XX_RB_STENCILREFMASK_BF_STENCILMASK__SHIFT) & A3XX_RB_STENCILREFMASK_BF_STENCILMASK__MASK;
  840. }
  841. #define A3XX_RB_STENCILREFMASK_BF_STENCILWRITEMASK__MASK        0x00ff0000
  842. #define A3XX_RB_STENCILREFMASK_BF_STENCILWRITEMASK__SHIFT       16
  843. static inline uint32_t A3XX_RB_STENCILREFMASK_BF_STENCILWRITEMASK(uint32_t val)
  844. {
  845.         return ((val) << A3XX_RB_STENCILREFMASK_BF_STENCILWRITEMASK__SHIFT) & A3XX_RB_STENCILREFMASK_BF_STENCILWRITEMASK__MASK;
  846. }
  847.  
  848. #define REG_A3XX_PA_SC_WINDOW_OFFSET                            0x0000210e
  849. #define A3XX_PA_SC_WINDOW_OFFSET_X__MASK                        0x0000ffff
  850. #define A3XX_PA_SC_WINDOW_OFFSET_X__SHIFT                       0
  851. static inline uint32_t A3XX_PA_SC_WINDOW_OFFSET_X(uint32_t val)
  852. {
  853.         return ((val) << A3XX_PA_SC_WINDOW_OFFSET_X__SHIFT) & A3XX_PA_SC_WINDOW_OFFSET_X__MASK;
  854. }
  855. #define A3XX_PA_SC_WINDOW_OFFSET_Y__MASK                        0xffff0000
  856. #define A3XX_PA_SC_WINDOW_OFFSET_Y__SHIFT                       16
  857. static inline uint32_t A3XX_PA_SC_WINDOW_OFFSET_Y(uint32_t val)
  858. {
  859.         return ((val) << A3XX_PA_SC_WINDOW_OFFSET_Y__SHIFT) & A3XX_PA_SC_WINDOW_OFFSET_Y__MASK;
  860. }
  861.  
  862. #define REG_A3XX_PC_VSTREAM_CONTROL                             0x000021e4
  863.  
  864. #define REG_A3XX_PC_VERTEX_REUSE_BLOCK_CNTL                     0x000021ea
  865.  
  866. #define REG_A3XX_PC_PRIM_VTX_CNTL                               0x000021ec
  867. #define A3XX_PC_PRIM_VTX_CNTL_STRIDE_IN_VPC__MASK               0x0000001f
  868. #define A3XX_PC_PRIM_VTX_CNTL_STRIDE_IN_VPC__SHIFT              0
  869. static inline uint32_t A3XX_PC_PRIM_VTX_CNTL_STRIDE_IN_VPC(uint32_t val)
  870. {
  871.         return ((val) << A3XX_PC_PRIM_VTX_CNTL_STRIDE_IN_VPC__SHIFT) & A3XX_PC_PRIM_VTX_CNTL_STRIDE_IN_VPC__MASK;
  872. }
  873. #define A3XX_PC_PRIM_VTX_CNTL_POLYMODE_FRONT_PTYPE__MASK        0x000000e0
  874. #define A3XX_PC_PRIM_VTX_CNTL_POLYMODE_FRONT_PTYPE__SHIFT       5
  875. static inline uint32_t A3XX_PC_PRIM_VTX_CNTL_POLYMODE_FRONT_PTYPE(enum adreno_pa_su_sc_draw val)
  876. {
  877.         return ((val) << A3XX_PC_PRIM_VTX_CNTL_POLYMODE_FRONT_PTYPE__SHIFT) & A3XX_PC_PRIM_VTX_CNTL_POLYMODE_FRONT_PTYPE__MASK;
  878. }
  879. #define A3XX_PC_PRIM_VTX_CNTL_POLYMODE_BACK_PTYPE__MASK         0x00000700
  880. #define A3XX_PC_PRIM_VTX_CNTL_POLYMODE_BACK_PTYPE__SHIFT        8
  881. static inline uint32_t A3XX_PC_PRIM_VTX_CNTL_POLYMODE_BACK_PTYPE(enum adreno_pa_su_sc_draw val)
  882. {
  883.         return ((val) << A3XX_PC_PRIM_VTX_CNTL_POLYMODE_BACK_PTYPE__SHIFT) & A3XX_PC_PRIM_VTX_CNTL_POLYMODE_BACK_PTYPE__MASK;
  884. }
  885. #define A3XX_PC_PRIM_VTX_CNTL_PROVOKING_VTX_LAST                0x02000000
  886.  
  887. #define REG_A3XX_PC_RESTART_INDEX                               0x000021ed
  888.  
  889. #define REG_A3XX_HLSQ_CONTROL_0_REG                             0x00002200
  890. #define A3XX_HLSQ_CONTROL_0_REG_FSTHREADSIZE__MASK              0x00000010
  891. #define A3XX_HLSQ_CONTROL_0_REG_FSTHREADSIZE__SHIFT             4
  892. static inline uint32_t A3XX_HLSQ_CONTROL_0_REG_FSTHREADSIZE(enum a3xx_threadsize val)
  893. {
  894.         return ((val) << A3XX_HLSQ_CONTROL_0_REG_FSTHREADSIZE__SHIFT) & A3XX_HLSQ_CONTROL_0_REG_FSTHREADSIZE__MASK;
  895. }
  896. #define A3XX_HLSQ_CONTROL_0_REG_FSSUPERTHREADENABLE             0x00000040
  897. #define A3XX_HLSQ_CONTROL_0_REG_SPSHADERRESTART                 0x00000200
  898. #define A3XX_HLSQ_CONTROL_0_REG_RESERVED2                       0x00000400
  899. #define A3XX_HLSQ_CONTROL_0_REG_CHUNKDISABLE                    0x04000000
  900. #define A3XX_HLSQ_CONTROL_0_REG_CONSTSWITCHMODE                 0x08000000
  901. #define A3XX_HLSQ_CONTROL_0_REG_LAZYUPDATEDISABLE               0x10000000
  902. #define A3XX_HLSQ_CONTROL_0_REG_SPCONSTFULLUPDATE               0x20000000
  903. #define A3XX_HLSQ_CONTROL_0_REG_TPFULLUPDATE                    0x40000000
  904. #define A3XX_HLSQ_CONTROL_0_REG_SINGLECONTEXT                   0x80000000
  905.  
  906. #define REG_A3XX_HLSQ_CONTROL_1_REG                             0x00002201
  907. #define A3XX_HLSQ_CONTROL_1_REG_VSTHREADSIZE__MASK              0x00000040
  908. #define A3XX_HLSQ_CONTROL_1_REG_VSTHREADSIZE__SHIFT             6
  909. static inline uint32_t A3XX_HLSQ_CONTROL_1_REG_VSTHREADSIZE(enum a3xx_threadsize val)
  910. {
  911.         return ((val) << A3XX_HLSQ_CONTROL_1_REG_VSTHREADSIZE__SHIFT) & A3XX_HLSQ_CONTROL_1_REG_VSTHREADSIZE__MASK;
  912. }
  913. #define A3XX_HLSQ_CONTROL_1_REG_VSSUPERTHREADENABLE             0x00000100
  914. #define A3XX_HLSQ_CONTROL_1_REG_RESERVED1                       0x00000200
  915.  
  916. #define REG_A3XX_HLSQ_CONTROL_2_REG                             0x00002202
  917. #define A3XX_HLSQ_CONTROL_2_REG_PRIMALLOCTHRESHOLD__MASK        0xfc000000
  918. #define A3XX_HLSQ_CONTROL_2_REG_PRIMALLOCTHRESHOLD__SHIFT       26
  919. static inline uint32_t A3XX_HLSQ_CONTROL_2_REG_PRIMALLOCTHRESHOLD(uint32_t val)
  920. {
  921.         return ((val) << A3XX_HLSQ_CONTROL_2_REG_PRIMALLOCTHRESHOLD__SHIFT) & A3XX_HLSQ_CONTROL_2_REG_PRIMALLOCTHRESHOLD__MASK;
  922. }
  923.  
  924. #define REG_A3XX_HLSQ_CONTROL_3_REG                             0x00002203
  925.  
  926. #define REG_A3XX_HLSQ_VS_CONTROL_REG                            0x00002204
  927. #define A3XX_HLSQ_VS_CONTROL_REG_CONSTLENGTH__MASK              0x00000fff
  928. #define A3XX_HLSQ_VS_CONTROL_REG_CONSTLENGTH__SHIFT             0
  929. static inline uint32_t A3XX_HLSQ_VS_CONTROL_REG_CONSTLENGTH(uint32_t val)
  930. {
  931.         return ((val) << A3XX_HLSQ_VS_CONTROL_REG_CONSTLENGTH__SHIFT) & A3XX_HLSQ_VS_CONTROL_REG_CONSTLENGTH__MASK;
  932. }
  933. #define A3XX_HLSQ_VS_CONTROL_REG_CONSTSTARTOFFSET__MASK         0x00fff000
  934. #define A3XX_HLSQ_VS_CONTROL_REG_CONSTSTARTOFFSET__SHIFT        12
  935. static inline uint32_t A3XX_HLSQ_VS_CONTROL_REG_CONSTSTARTOFFSET(uint32_t val)
  936. {
  937.         return ((val) << A3XX_HLSQ_VS_CONTROL_REG_CONSTSTARTOFFSET__SHIFT) & A3XX_HLSQ_VS_CONTROL_REG_CONSTSTARTOFFSET__MASK;
  938. }
  939. #define A3XX_HLSQ_VS_CONTROL_REG_INSTRLENGTH__MASK              0xff000000
  940. #define A3XX_HLSQ_VS_CONTROL_REG_INSTRLENGTH__SHIFT             24
  941. static inline uint32_t A3XX_HLSQ_VS_CONTROL_REG_INSTRLENGTH(uint32_t val)
  942. {
  943.         return ((val) << A3XX_HLSQ_VS_CONTROL_REG_INSTRLENGTH__SHIFT) & A3XX_HLSQ_VS_CONTROL_REG_INSTRLENGTH__MASK;
  944. }
  945.  
  946. #define REG_A3XX_HLSQ_FS_CONTROL_REG                            0x00002205
  947. #define A3XX_HLSQ_FS_CONTROL_REG_CONSTLENGTH__MASK              0x00000fff
  948. #define A3XX_HLSQ_FS_CONTROL_REG_CONSTLENGTH__SHIFT             0
  949. static inline uint32_t A3XX_HLSQ_FS_CONTROL_REG_CONSTLENGTH(uint32_t val)
  950. {
  951.         return ((val) << A3XX_HLSQ_FS_CONTROL_REG_CONSTLENGTH__SHIFT) & A3XX_HLSQ_FS_CONTROL_REG_CONSTLENGTH__MASK;
  952. }
  953. #define A3XX_HLSQ_FS_CONTROL_REG_CONSTSTARTOFFSET__MASK         0x00fff000
  954. #define A3XX_HLSQ_FS_CONTROL_REG_CONSTSTARTOFFSET__SHIFT        12
  955. static inline uint32_t A3XX_HLSQ_FS_CONTROL_REG_CONSTSTARTOFFSET(uint32_t val)
  956. {
  957.         return ((val) << A3XX_HLSQ_FS_CONTROL_REG_CONSTSTARTOFFSET__SHIFT) & A3XX_HLSQ_FS_CONTROL_REG_CONSTSTARTOFFSET__MASK;
  958. }
  959. #define A3XX_HLSQ_FS_CONTROL_REG_INSTRLENGTH__MASK              0xff000000
  960. #define A3XX_HLSQ_FS_CONTROL_REG_INSTRLENGTH__SHIFT             24
  961. static inline uint32_t A3XX_HLSQ_FS_CONTROL_REG_INSTRLENGTH(uint32_t val)
  962. {
  963.         return ((val) << A3XX_HLSQ_FS_CONTROL_REG_INSTRLENGTH__SHIFT) & A3XX_HLSQ_FS_CONTROL_REG_INSTRLENGTH__MASK;
  964. }
  965.  
  966. #define REG_A3XX_HLSQ_CONST_VSPRESV_RANGE_REG                   0x00002206
  967. #define A3XX_HLSQ_CONST_VSPRESV_RANGE_REG_STARTENTRY__MASK      0x0000ffff
  968. #define A3XX_HLSQ_CONST_VSPRESV_RANGE_REG_STARTENTRY__SHIFT     0
  969. static inline uint32_t A3XX_HLSQ_CONST_VSPRESV_RANGE_REG_STARTENTRY(uint32_t val)
  970. {
  971.         return ((val) << A3XX_HLSQ_CONST_VSPRESV_RANGE_REG_STARTENTRY__SHIFT) & A3XX_HLSQ_CONST_VSPRESV_RANGE_REG_STARTENTRY__MASK;
  972. }
  973. #define A3XX_HLSQ_CONST_VSPRESV_RANGE_REG_ENDENTRY__MASK        0xffff0000
  974. #define A3XX_HLSQ_CONST_VSPRESV_RANGE_REG_ENDENTRY__SHIFT       16
  975. static inline uint32_t A3XX_HLSQ_CONST_VSPRESV_RANGE_REG_ENDENTRY(uint32_t val)
  976. {
  977.         return ((val) << A3XX_HLSQ_CONST_VSPRESV_RANGE_REG_ENDENTRY__SHIFT) & A3XX_HLSQ_CONST_VSPRESV_RANGE_REG_ENDENTRY__MASK;
  978. }
  979.  
  980. #define REG_A3XX_HLSQ_CONST_FSPRESV_RANGE_REG                   0x00002207
  981. #define A3XX_HLSQ_CONST_FSPRESV_RANGE_REG_STARTENTRY__MASK      0x0000ffff
  982. #define A3XX_HLSQ_CONST_FSPRESV_RANGE_REG_STARTENTRY__SHIFT     0
  983. static inline uint32_t A3XX_HLSQ_CONST_FSPRESV_RANGE_REG_STARTENTRY(uint32_t val)
  984. {
  985.         return ((val) << A3XX_HLSQ_CONST_FSPRESV_RANGE_REG_STARTENTRY__SHIFT) & A3XX_HLSQ_CONST_FSPRESV_RANGE_REG_STARTENTRY__MASK;
  986. }
  987. #define A3XX_HLSQ_CONST_FSPRESV_RANGE_REG_ENDENTRY__MASK        0xffff0000
  988. #define A3XX_HLSQ_CONST_FSPRESV_RANGE_REG_ENDENTRY__SHIFT       16
  989. static inline uint32_t A3XX_HLSQ_CONST_FSPRESV_RANGE_REG_ENDENTRY(uint32_t val)
  990. {
  991.         return ((val) << A3XX_HLSQ_CONST_FSPRESV_RANGE_REG_ENDENTRY__SHIFT) & A3XX_HLSQ_CONST_FSPRESV_RANGE_REG_ENDENTRY__MASK;
  992. }
  993.  
  994. #define REG_A3XX_HLSQ_CL_NDRANGE_0_REG                          0x0000220a
  995.  
  996. #define REG_A3XX_HLSQ_CL_NDRANGE_1_REG                          0x0000220b
  997.  
  998. #define REG_A3XX_HLSQ_CL_NDRANGE_2_REG                          0x0000220c
  999.  
  1000. #define REG_A3XX_HLSQ_CL_CONTROL_0_REG                          0x00002211
  1001.  
  1002. #define REG_A3XX_HLSQ_CL_CONTROL_1_REG                          0x00002212
  1003.  
  1004. #define REG_A3XX_HLSQ_CL_KERNEL_CONST_REG                       0x00002214
  1005.  
  1006. #define REG_A3XX_HLSQ_CL_KERNEL_GROUP_X_REG                     0x00002215
  1007.  
  1008. #define REG_A3XX_HLSQ_CL_KERNEL_GROUP_Z_REG                     0x00002217
  1009.  
  1010. #define REG_A3XX_HLSQ_CL_WG_OFFSET_REG                          0x0000221a
  1011.  
  1012. #define REG_A3XX_VFD_CONTROL_0                                  0x00002240
  1013. #define A3XX_VFD_CONTROL_0_TOTALATTRTOVS__MASK                  0x0003ffff
  1014. #define A3XX_VFD_CONTROL_0_TOTALATTRTOVS__SHIFT                 0
  1015. static inline uint32_t A3XX_VFD_CONTROL_0_TOTALATTRTOVS(uint32_t val)
  1016. {
  1017.         return ((val) << A3XX_VFD_CONTROL_0_TOTALATTRTOVS__SHIFT) & A3XX_VFD_CONTROL_0_TOTALATTRTOVS__MASK;
  1018. }
  1019. #define A3XX_VFD_CONTROL_0_PACKETSIZE__MASK                     0x003c0000
  1020. #define A3XX_VFD_CONTROL_0_PACKETSIZE__SHIFT                    18
  1021. static inline uint32_t A3XX_VFD_CONTROL_0_PACKETSIZE(uint32_t val)
  1022. {
  1023.         return ((val) << A3XX_VFD_CONTROL_0_PACKETSIZE__SHIFT) & A3XX_VFD_CONTROL_0_PACKETSIZE__MASK;
  1024. }
  1025. #define A3XX_VFD_CONTROL_0_STRMDECINSTRCNT__MASK                0x07c00000
  1026. #define A3XX_VFD_CONTROL_0_STRMDECINSTRCNT__SHIFT               22
  1027. static inline uint32_t A3XX_VFD_CONTROL_0_STRMDECINSTRCNT(uint32_t val)
  1028. {
  1029.         return ((val) << A3XX_VFD_CONTROL_0_STRMDECINSTRCNT__SHIFT) & A3XX_VFD_CONTROL_0_STRMDECINSTRCNT__MASK;
  1030. }
  1031. #define A3XX_VFD_CONTROL_0_STRMFETCHINSTRCNT__MASK              0xf8000000
  1032. #define A3XX_VFD_CONTROL_0_STRMFETCHINSTRCNT__SHIFT             27
  1033. static inline uint32_t A3XX_VFD_CONTROL_0_STRMFETCHINSTRCNT(uint32_t val)
  1034. {
  1035.         return ((val) << A3XX_VFD_CONTROL_0_STRMFETCHINSTRCNT__SHIFT) & A3XX_VFD_CONTROL_0_STRMFETCHINSTRCNT__MASK;
  1036. }
  1037.  
  1038. #define REG_A3XX_VFD_CONTROL_1                                  0x00002241
  1039. #define A3XX_VFD_CONTROL_1_MAXSTORAGE__MASK                     0x0000ffff
  1040. #define A3XX_VFD_CONTROL_1_MAXSTORAGE__SHIFT                    0
  1041. static inline uint32_t A3XX_VFD_CONTROL_1_MAXSTORAGE(uint32_t val)
  1042. {
  1043.         return ((val) << A3XX_VFD_CONTROL_1_MAXSTORAGE__SHIFT) & A3XX_VFD_CONTROL_1_MAXSTORAGE__MASK;
  1044. }
  1045. #define A3XX_VFD_CONTROL_1_REGID4VTX__MASK                      0x00ff0000
  1046. #define A3XX_VFD_CONTROL_1_REGID4VTX__SHIFT                     16
  1047. static inline uint32_t A3XX_VFD_CONTROL_1_REGID4VTX(uint32_t val)
  1048. {
  1049.         return ((val) << A3XX_VFD_CONTROL_1_REGID4VTX__SHIFT) & A3XX_VFD_CONTROL_1_REGID4VTX__MASK;
  1050. }
  1051. #define A3XX_VFD_CONTROL_1_REGID4INST__MASK                     0xff000000
  1052. #define A3XX_VFD_CONTROL_1_REGID4INST__SHIFT                    24
  1053. static inline uint32_t A3XX_VFD_CONTROL_1_REGID4INST(uint32_t val)
  1054. {
  1055.         return ((val) << A3XX_VFD_CONTROL_1_REGID4INST__SHIFT) & A3XX_VFD_CONTROL_1_REGID4INST__MASK;
  1056. }
  1057.  
  1058. #define REG_A3XX_VFD_INDEX_MIN                                  0x00002242
  1059.  
  1060. #define REG_A3XX_VFD_INDEX_MAX                                  0x00002243
  1061.  
  1062. #define REG_A3XX_VFD_INSTANCEID_OFFSET                          0x00002244
  1063.  
  1064. #define REG_A3XX_VFD_INDEX_OFFSET                               0x00002245
  1065.  
  1066. #define REG_A3XX_VFD_FETCH(i0)                                 (0x00002246 + 0x2*(i0))
  1067.  
  1068. #define REG_A3XX_VFD_FETCH_INSTR_0(i0)                         (0x00002246 + 0x2*(i0))
  1069. #define A3XX_VFD_FETCH_INSTR_0_FETCHSIZE__MASK                  0x0000007f
  1070. #define A3XX_VFD_FETCH_INSTR_0_FETCHSIZE__SHIFT                 0
  1071. static inline uint32_t A3XX_VFD_FETCH_INSTR_0_FETCHSIZE(uint32_t val)
  1072. {
  1073.         return ((val) << A3XX_VFD_FETCH_INSTR_0_FETCHSIZE__SHIFT) & A3XX_VFD_FETCH_INSTR_0_FETCHSIZE__MASK;
  1074. }
  1075. #define A3XX_VFD_FETCH_INSTR_0_BUFSTRIDE__MASK                  0x0001ff80
  1076. #define A3XX_VFD_FETCH_INSTR_0_BUFSTRIDE__SHIFT                 7
  1077. static inline uint32_t A3XX_VFD_FETCH_INSTR_0_BUFSTRIDE(uint32_t val)
  1078. {
  1079.         return ((val) << A3XX_VFD_FETCH_INSTR_0_BUFSTRIDE__SHIFT) & A3XX_VFD_FETCH_INSTR_0_BUFSTRIDE__MASK;
  1080. }
  1081. #define A3XX_VFD_FETCH_INSTR_0_SWITCHNEXT                       0x00020000
  1082. #define A3XX_VFD_FETCH_INSTR_0_INDEXCODE__MASK                  0x00fc0000
  1083. #define A3XX_VFD_FETCH_INSTR_0_INDEXCODE__SHIFT                 18
  1084. static inline uint32_t A3XX_VFD_FETCH_INSTR_0_INDEXCODE(uint32_t val)
  1085. {
  1086.         return ((val) << A3XX_VFD_FETCH_INSTR_0_INDEXCODE__SHIFT) & A3XX_VFD_FETCH_INSTR_0_INDEXCODE__MASK;
  1087. }
  1088. #define A3XX_VFD_FETCH_INSTR_0_STEPRATE__MASK                   0xff000000
  1089. #define A3XX_VFD_FETCH_INSTR_0_STEPRATE__SHIFT                  24
  1090. static inline uint32_t A3XX_VFD_FETCH_INSTR_0_STEPRATE(uint32_t val)
  1091. {
  1092.         return ((val) << A3XX_VFD_FETCH_INSTR_0_STEPRATE__SHIFT) & A3XX_VFD_FETCH_INSTR_0_STEPRATE__MASK;
  1093. }
  1094.  
  1095. #define REG_A3XX_VFD_FETCH_INSTR_1(i0)                         (0x00002247 + 0x2*(i0))
  1096.  
  1097. #define REG_A3XX_VFD_DECODE(i0)                                (0x00002266 + 0x1*(i0))
  1098.  
  1099. #define REG_A3XX_VFD_DECODE_INSTR(i0)                          (0x00002266 + 0x1*(i0))
  1100. #define A3XX_VFD_DECODE_INSTR_WRITEMASK__MASK                   0x0000000f
  1101. #define A3XX_VFD_DECODE_INSTR_WRITEMASK__SHIFT                  0
  1102. static inline uint32_t A3XX_VFD_DECODE_INSTR_WRITEMASK(uint32_t val)
  1103. {
  1104.         return ((val) << A3XX_VFD_DECODE_INSTR_WRITEMASK__SHIFT) & A3XX_VFD_DECODE_INSTR_WRITEMASK__MASK;
  1105. }
  1106. #define A3XX_VFD_DECODE_INSTR_CONSTFILL                         0x00000010
  1107. #define A3XX_VFD_DECODE_INSTR_FORMAT__MASK                      0x00000fc0
  1108. #define A3XX_VFD_DECODE_INSTR_FORMAT__SHIFT                     6
  1109. static inline uint32_t A3XX_VFD_DECODE_INSTR_FORMAT(enum a3xx_vtx_fmt val)
  1110. {
  1111.         return ((val) << A3XX_VFD_DECODE_INSTR_FORMAT__SHIFT) & A3XX_VFD_DECODE_INSTR_FORMAT__MASK;
  1112. }
  1113. #define A3XX_VFD_DECODE_INSTR_REGID__MASK                       0x000ff000
  1114. #define A3XX_VFD_DECODE_INSTR_REGID__SHIFT                      12
  1115. static inline uint32_t A3XX_VFD_DECODE_INSTR_REGID(uint32_t val)
  1116. {
  1117.         return ((val) << A3XX_VFD_DECODE_INSTR_REGID__SHIFT) & A3XX_VFD_DECODE_INSTR_REGID__MASK;
  1118. }
  1119. #define A3XX_VFD_DECODE_INSTR_SHIFTCNT__MASK                    0x1f000000
  1120. #define A3XX_VFD_DECODE_INSTR_SHIFTCNT__SHIFT                   24
  1121. static inline uint32_t A3XX_VFD_DECODE_INSTR_SHIFTCNT(uint32_t val)
  1122. {
  1123.         return ((val) << A3XX_VFD_DECODE_INSTR_SHIFTCNT__SHIFT) & A3XX_VFD_DECODE_INSTR_SHIFTCNT__MASK;
  1124. }
  1125. #define A3XX_VFD_DECODE_INSTR_LASTCOMPVALID                     0x20000000
  1126. #define A3XX_VFD_DECODE_INSTR_SWITCHNEXT                        0x40000000
  1127.  
  1128. #define REG_A3XX_VFD_VS_THREADING_THRESHOLD                     0x0000227e
  1129. #define A3XX_VFD_VS_THREADING_THRESHOLD_REGID_THRESHOLD__MASK   0x0000000f
  1130. #define A3XX_VFD_VS_THREADING_THRESHOLD_REGID_THRESHOLD__SHIFT  0
  1131. static inline uint32_t A3XX_VFD_VS_THREADING_THRESHOLD_REGID_THRESHOLD(uint32_t val)
  1132. {
  1133.         return ((val) << A3XX_VFD_VS_THREADING_THRESHOLD_REGID_THRESHOLD__SHIFT) & A3XX_VFD_VS_THREADING_THRESHOLD_REGID_THRESHOLD__MASK;
  1134. }
  1135. #define A3XX_VFD_VS_THREADING_THRESHOLD_REGID_VTXCNT__MASK      0x0000ff00
  1136. #define A3XX_VFD_VS_THREADING_THRESHOLD_REGID_VTXCNT__SHIFT     8
  1137. static inline uint32_t A3XX_VFD_VS_THREADING_THRESHOLD_REGID_VTXCNT(uint32_t val)
  1138. {
  1139.         return ((val) << A3XX_VFD_VS_THREADING_THRESHOLD_REGID_VTXCNT__SHIFT) & A3XX_VFD_VS_THREADING_THRESHOLD_REGID_VTXCNT__MASK;
  1140. }
  1141.  
  1142. #define REG_A3XX_VPC_ATTR                                       0x00002280
  1143. #define A3XX_VPC_ATTR_TOTALATTR__MASK                           0x00000fff
  1144. #define A3XX_VPC_ATTR_TOTALATTR__SHIFT                          0
  1145. static inline uint32_t A3XX_VPC_ATTR_TOTALATTR(uint32_t val)
  1146. {
  1147.         return ((val) << A3XX_VPC_ATTR_TOTALATTR__SHIFT) & A3XX_VPC_ATTR_TOTALATTR__MASK;
  1148. }
  1149. #define A3XX_VPC_ATTR_THRDASSIGN__MASK                          0x0ffff000
  1150. #define A3XX_VPC_ATTR_THRDASSIGN__SHIFT                         12
  1151. static inline uint32_t A3XX_VPC_ATTR_THRDASSIGN(uint32_t val)
  1152. {
  1153.         return ((val) << A3XX_VPC_ATTR_THRDASSIGN__SHIFT) & A3XX_VPC_ATTR_THRDASSIGN__MASK;
  1154. }
  1155. #define A3XX_VPC_ATTR_LMSIZE__MASK                              0xf0000000
  1156. #define A3XX_VPC_ATTR_LMSIZE__SHIFT                             28
  1157. static inline uint32_t A3XX_VPC_ATTR_LMSIZE(uint32_t val)
  1158. {
  1159.         return ((val) << A3XX_VPC_ATTR_LMSIZE__SHIFT) & A3XX_VPC_ATTR_LMSIZE__MASK;
  1160. }
  1161.  
  1162. #define REG_A3XX_VPC_PACK                                       0x00002281
  1163. #define A3XX_VPC_PACK_NUMFPNONPOSVAR__MASK                      0x0000ff00
  1164. #define A3XX_VPC_PACK_NUMFPNONPOSVAR__SHIFT                     8
  1165. static inline uint32_t A3XX_VPC_PACK_NUMFPNONPOSVAR(uint32_t val)
  1166. {
  1167.         return ((val) << A3XX_VPC_PACK_NUMFPNONPOSVAR__SHIFT) & A3XX_VPC_PACK_NUMFPNONPOSVAR__MASK;
  1168. }
  1169. #define A3XX_VPC_PACK_NUMNONPOSVSVAR__MASK                      0x00ff0000
  1170. #define A3XX_VPC_PACK_NUMNONPOSVSVAR__SHIFT                     16
  1171. static inline uint32_t A3XX_VPC_PACK_NUMNONPOSVSVAR(uint32_t val)
  1172. {
  1173.         return ((val) << A3XX_VPC_PACK_NUMNONPOSVSVAR__SHIFT) & A3XX_VPC_PACK_NUMNONPOSVSVAR__MASK;
  1174. }
  1175.  
  1176. #define REG_A3XX_VPC_VARYING_INTERP(i0)                        (0x00002282 + 0x1*(i0))
  1177.  
  1178. #define REG_A3XX_VPC_VARYING_INTERP_MODE(i0)                   (0x00002282 + 0x1*(i0))
  1179.  
  1180. #define REG_A3XX_VPC_VARYING_PS_REPL(i0)                       (0x00002286 + 0x1*(i0))
  1181.  
  1182. #define REG_A3XX_VPC_VARYING_PS_REPL_MODE(i0)                  (0x00002286 + 0x1*(i0))
  1183.  
  1184. #define REG_A3XX_VPC_VARY_CYLWRAP_ENABLE_0                      0x0000228a
  1185.  
  1186. #define REG_A3XX_VPC_VARY_CYLWRAP_ENABLE_1                      0x0000228b
  1187.  
  1188. #define REG_A3XX_SP_SP_CTRL_REG                                 0x000022c0
  1189. #define A3XX_SP_SP_CTRL_REG_RESOLVE                             0x00010000
  1190. #define A3XX_SP_SP_CTRL_REG_CONSTMODE__MASK                     0x000c0000
  1191. #define A3XX_SP_SP_CTRL_REG_CONSTMODE__SHIFT                    18
  1192. static inline uint32_t A3XX_SP_SP_CTRL_REG_CONSTMODE(uint32_t val)
  1193. {
  1194.         return ((val) << A3XX_SP_SP_CTRL_REG_CONSTMODE__SHIFT) & A3XX_SP_SP_CTRL_REG_CONSTMODE__MASK;
  1195. }
  1196. #define A3XX_SP_SP_CTRL_REG_SLEEPMODE__MASK                     0x00300000
  1197. #define A3XX_SP_SP_CTRL_REG_SLEEPMODE__SHIFT                    20
  1198. static inline uint32_t A3XX_SP_SP_CTRL_REG_SLEEPMODE(uint32_t val)
  1199. {
  1200.         return ((val) << A3XX_SP_SP_CTRL_REG_SLEEPMODE__SHIFT) & A3XX_SP_SP_CTRL_REG_SLEEPMODE__MASK;
  1201. }
  1202. #define A3XX_SP_SP_CTRL_REG_LOMODE__MASK                        0x00c00000
  1203. #define A3XX_SP_SP_CTRL_REG_LOMODE__SHIFT                       22
  1204. static inline uint32_t A3XX_SP_SP_CTRL_REG_LOMODE(uint32_t val)
  1205. {
  1206.         return ((val) << A3XX_SP_SP_CTRL_REG_LOMODE__SHIFT) & A3XX_SP_SP_CTRL_REG_LOMODE__MASK;
  1207. }
  1208.  
  1209. #define REG_A3XX_SP_VS_CTRL_REG0                                0x000022c4
  1210. #define A3XX_SP_VS_CTRL_REG0_THREADMODE__MASK                   0x00000001
  1211. #define A3XX_SP_VS_CTRL_REG0_THREADMODE__SHIFT                  0
  1212. static inline uint32_t A3XX_SP_VS_CTRL_REG0_THREADMODE(enum a3xx_threadmode val)
  1213. {
  1214.         return ((val) << A3XX_SP_VS_CTRL_REG0_THREADMODE__SHIFT) & A3XX_SP_VS_CTRL_REG0_THREADMODE__MASK;
  1215. }
  1216. #define A3XX_SP_VS_CTRL_REG0_INSTRBUFFERMODE__MASK              0x00000002
  1217. #define A3XX_SP_VS_CTRL_REG0_INSTRBUFFERMODE__SHIFT             1
  1218. static inline uint32_t A3XX_SP_VS_CTRL_REG0_INSTRBUFFERMODE(enum a3xx_instrbuffermode val)
  1219. {
  1220.         return ((val) << A3XX_SP_VS_CTRL_REG0_INSTRBUFFERMODE__SHIFT) & A3XX_SP_VS_CTRL_REG0_INSTRBUFFERMODE__MASK;
  1221. }
  1222. #define A3XX_SP_VS_CTRL_REG0_CACHEINVALID                       0x00000004
  1223. #define A3XX_SP_VS_CTRL_REG0_HALFREGFOOTPRINT__MASK             0x000003f0
  1224. #define A3XX_SP_VS_CTRL_REG0_HALFREGFOOTPRINT__SHIFT            4
  1225. static inline uint32_t A3XX_SP_VS_CTRL_REG0_HALFREGFOOTPRINT(uint32_t val)
  1226. {
  1227.         return ((val) << A3XX_SP_VS_CTRL_REG0_HALFREGFOOTPRINT__SHIFT) & A3XX_SP_VS_CTRL_REG0_HALFREGFOOTPRINT__MASK;
  1228. }
  1229. #define A3XX_SP_VS_CTRL_REG0_FULLREGFOOTPRINT__MASK             0x0003fc00
  1230. #define A3XX_SP_VS_CTRL_REG0_FULLREGFOOTPRINT__SHIFT            10
  1231. static inline uint32_t A3XX_SP_VS_CTRL_REG0_FULLREGFOOTPRINT(uint32_t val)
  1232. {
  1233.         return ((val) << A3XX_SP_VS_CTRL_REG0_FULLREGFOOTPRINT__SHIFT) & A3XX_SP_VS_CTRL_REG0_FULLREGFOOTPRINT__MASK;
  1234. }
  1235. #define A3XX_SP_VS_CTRL_REG0_INOUTREGOVERLAP__MASK              0x000c0000
  1236. #define A3XX_SP_VS_CTRL_REG0_INOUTREGOVERLAP__SHIFT             18
  1237. static inline uint32_t A3XX_SP_VS_CTRL_REG0_INOUTREGOVERLAP(uint32_t val)
  1238. {
  1239.         return ((val) << A3XX_SP_VS_CTRL_REG0_INOUTREGOVERLAP__SHIFT) & A3XX_SP_VS_CTRL_REG0_INOUTREGOVERLAP__MASK;
  1240. }
  1241. #define A3XX_SP_VS_CTRL_REG0_THREADSIZE__MASK                   0x00100000
  1242. #define A3XX_SP_VS_CTRL_REG0_THREADSIZE__SHIFT                  20
  1243. static inline uint32_t A3XX_SP_VS_CTRL_REG0_THREADSIZE(enum a3xx_threadsize val)
  1244. {
  1245.         return ((val) << A3XX_SP_VS_CTRL_REG0_THREADSIZE__SHIFT) & A3XX_SP_VS_CTRL_REG0_THREADSIZE__MASK;
  1246. }
  1247. #define A3XX_SP_VS_CTRL_REG0_SUPERTHREADMODE                    0x00200000
  1248. #define A3XX_SP_VS_CTRL_REG0_PIXLODENABLE                       0x00400000
  1249. #define A3XX_SP_VS_CTRL_REG0_LENGTH__MASK                       0xff000000
  1250. #define A3XX_SP_VS_CTRL_REG0_LENGTH__SHIFT                      24
  1251. static inline uint32_t A3XX_SP_VS_CTRL_REG0_LENGTH(uint32_t val)
  1252. {
  1253.         return ((val) << A3XX_SP_VS_CTRL_REG0_LENGTH__SHIFT) & A3XX_SP_VS_CTRL_REG0_LENGTH__MASK;
  1254. }
  1255.  
  1256. #define REG_A3XX_SP_VS_CTRL_REG1                                0x000022c5
  1257. #define A3XX_SP_VS_CTRL_REG1_CONSTLENGTH__MASK                  0x000003ff
  1258. #define A3XX_SP_VS_CTRL_REG1_CONSTLENGTH__SHIFT                 0
  1259. static inline uint32_t A3XX_SP_VS_CTRL_REG1_CONSTLENGTH(uint32_t val)
  1260. {
  1261.         return ((val) << A3XX_SP_VS_CTRL_REG1_CONSTLENGTH__SHIFT) & A3XX_SP_VS_CTRL_REG1_CONSTLENGTH__MASK;
  1262. }
  1263. #define A3XX_SP_VS_CTRL_REG1_CONSTFOOTPRINT__MASK               0x000ffc00
  1264. #define A3XX_SP_VS_CTRL_REG1_CONSTFOOTPRINT__SHIFT              10
  1265. static inline uint32_t A3XX_SP_VS_CTRL_REG1_CONSTFOOTPRINT(uint32_t val)
  1266. {
  1267.         return ((val) << A3XX_SP_VS_CTRL_REG1_CONSTFOOTPRINT__SHIFT) & A3XX_SP_VS_CTRL_REG1_CONSTFOOTPRINT__MASK;
  1268. }
  1269. #define A3XX_SP_VS_CTRL_REG1_INITIALOUTSTANDING__MASK           0x3f000000
  1270. #define A3XX_SP_VS_CTRL_REG1_INITIALOUTSTANDING__SHIFT          24
  1271. static inline uint32_t A3XX_SP_VS_CTRL_REG1_INITIALOUTSTANDING(uint32_t val)
  1272. {
  1273.         return ((val) << A3XX_SP_VS_CTRL_REG1_INITIALOUTSTANDING__SHIFT) & A3XX_SP_VS_CTRL_REG1_INITIALOUTSTANDING__MASK;
  1274. }
  1275.  
  1276. #define REG_A3XX_SP_VS_PARAM_REG                                0x000022c6
  1277. #define A3XX_SP_VS_PARAM_REG_POSREGID__MASK                     0x000000ff
  1278. #define A3XX_SP_VS_PARAM_REG_POSREGID__SHIFT                    0
  1279. static inline uint32_t A3XX_SP_VS_PARAM_REG_POSREGID(uint32_t val)
  1280. {
  1281.         return ((val) << A3XX_SP_VS_PARAM_REG_POSREGID__SHIFT) & A3XX_SP_VS_PARAM_REG_POSREGID__MASK;
  1282. }
  1283. #define A3XX_SP_VS_PARAM_REG_PSIZEREGID__MASK                   0x0000ff00
  1284. #define A3XX_SP_VS_PARAM_REG_PSIZEREGID__SHIFT                  8
  1285. static inline uint32_t A3XX_SP_VS_PARAM_REG_PSIZEREGID(uint32_t val)
  1286. {
  1287.         return ((val) << A3XX_SP_VS_PARAM_REG_PSIZEREGID__SHIFT) & A3XX_SP_VS_PARAM_REG_PSIZEREGID__MASK;
  1288. }
  1289. #define A3XX_SP_VS_PARAM_REG_TOTALVSOUTVAR__MASK                0xfff00000
  1290. #define A3XX_SP_VS_PARAM_REG_TOTALVSOUTVAR__SHIFT               20
  1291. static inline uint32_t A3XX_SP_VS_PARAM_REG_TOTALVSOUTVAR(uint32_t val)
  1292. {
  1293.         return ((val) << A3XX_SP_VS_PARAM_REG_TOTALVSOUTVAR__SHIFT) & A3XX_SP_VS_PARAM_REG_TOTALVSOUTVAR__MASK;
  1294. }
  1295.  
  1296. #define REG_A3XX_SP_VS_OUT(i0)                                 (0x000022c7 + 0x1*(i0))
  1297.  
  1298. #define REG_A3XX_SP_VS_OUT_REG(i0)                             (0x000022c7 + 0x1*(i0))
  1299. #define A3XX_SP_VS_OUT_REG_A_REGID__MASK                        0x000001ff
  1300. #define A3XX_SP_VS_OUT_REG_A_REGID__SHIFT                       0
  1301. static inline uint32_t A3XX_SP_VS_OUT_REG_A_REGID(uint32_t val)
  1302. {
  1303.         return ((val) << A3XX_SP_VS_OUT_REG_A_REGID__SHIFT) & A3XX_SP_VS_OUT_REG_A_REGID__MASK;
  1304. }
  1305. #define A3XX_SP_VS_OUT_REG_A_COMPMASK__MASK                     0x00001e00
  1306. #define A3XX_SP_VS_OUT_REG_A_COMPMASK__SHIFT                    9
  1307. static inline uint32_t A3XX_SP_VS_OUT_REG_A_COMPMASK(uint32_t val)
  1308. {
  1309.         return ((val) << A3XX_SP_VS_OUT_REG_A_COMPMASK__SHIFT) & A3XX_SP_VS_OUT_REG_A_COMPMASK__MASK;
  1310. }
  1311. #define A3XX_SP_VS_OUT_REG_B_REGID__MASK                        0x01ff0000
  1312. #define A3XX_SP_VS_OUT_REG_B_REGID__SHIFT                       16
  1313. static inline uint32_t A3XX_SP_VS_OUT_REG_B_REGID(uint32_t val)
  1314. {
  1315.         return ((val) << A3XX_SP_VS_OUT_REG_B_REGID__SHIFT) & A3XX_SP_VS_OUT_REG_B_REGID__MASK;
  1316. }
  1317. #define A3XX_SP_VS_OUT_REG_B_COMPMASK__MASK                     0x1e000000
  1318. #define A3XX_SP_VS_OUT_REG_B_COMPMASK__SHIFT                    25
  1319. static inline uint32_t A3XX_SP_VS_OUT_REG_B_COMPMASK(uint32_t val)
  1320. {
  1321.         return ((val) << A3XX_SP_VS_OUT_REG_B_COMPMASK__SHIFT) & A3XX_SP_VS_OUT_REG_B_COMPMASK__MASK;
  1322. }
  1323.  
  1324. #define REG_A3XX_SP_VS_VPC_DST(i0)                             (0x000022d0 + 0x1*(i0))
  1325.  
  1326. #define REG_A3XX_SP_VS_VPC_DST_REG(i0)                         (0x000022d0 + 0x1*(i0))
  1327. #define A3XX_SP_VS_VPC_DST_REG_OUTLOC0__MASK                    0x000000ff
  1328. #define A3XX_SP_VS_VPC_DST_REG_OUTLOC0__SHIFT                   0
  1329. static inline uint32_t A3XX_SP_VS_VPC_DST_REG_OUTLOC0(uint32_t val)
  1330. {
  1331.         return ((val) << A3XX_SP_VS_VPC_DST_REG_OUTLOC0__SHIFT) & A3XX_SP_VS_VPC_DST_REG_OUTLOC0__MASK;
  1332. }
  1333. #define A3XX_SP_VS_VPC_DST_REG_OUTLOC1__MASK                    0x0000ff00
  1334. #define A3XX_SP_VS_VPC_DST_REG_OUTLOC1__SHIFT                   8
  1335. static inline uint32_t A3XX_SP_VS_VPC_DST_REG_OUTLOC1(uint32_t val)
  1336. {
  1337.         return ((val) << A3XX_SP_VS_VPC_DST_REG_OUTLOC1__SHIFT) & A3XX_SP_VS_VPC_DST_REG_OUTLOC1__MASK;
  1338. }
  1339. #define A3XX_SP_VS_VPC_DST_REG_OUTLOC2__MASK                    0x00ff0000
  1340. #define A3XX_SP_VS_VPC_DST_REG_OUTLOC2__SHIFT                   16
  1341. static inline uint32_t A3XX_SP_VS_VPC_DST_REG_OUTLOC2(uint32_t val)
  1342. {
  1343.         return ((val) << A3XX_SP_VS_VPC_DST_REG_OUTLOC2__SHIFT) & A3XX_SP_VS_VPC_DST_REG_OUTLOC2__MASK;
  1344. }
  1345. #define A3XX_SP_VS_VPC_DST_REG_OUTLOC3__MASK                    0xff000000
  1346. #define A3XX_SP_VS_VPC_DST_REG_OUTLOC3__SHIFT                   24
  1347. static inline uint32_t A3XX_SP_VS_VPC_DST_REG_OUTLOC3(uint32_t val)
  1348. {
  1349.         return ((val) << A3XX_SP_VS_VPC_DST_REG_OUTLOC3__SHIFT) & A3XX_SP_VS_VPC_DST_REG_OUTLOC3__MASK;
  1350. }
  1351.  
  1352. #define REG_A3XX_SP_VS_OBJ_OFFSET_REG                           0x000022d4
  1353. #define A3XX_SP_VS_OBJ_OFFSET_REG_CONSTOBJECTOFFSET__MASK       0x01ff0000
  1354. #define A3XX_SP_VS_OBJ_OFFSET_REG_CONSTOBJECTOFFSET__SHIFT      16
  1355. static inline uint32_t A3XX_SP_VS_OBJ_OFFSET_REG_CONSTOBJECTOFFSET(uint32_t val)
  1356. {
  1357.         return ((val) << A3XX_SP_VS_OBJ_OFFSET_REG_CONSTOBJECTOFFSET__SHIFT) & A3XX_SP_VS_OBJ_OFFSET_REG_CONSTOBJECTOFFSET__MASK;
  1358. }
  1359. #define A3XX_SP_VS_OBJ_OFFSET_REG_SHADEROBJOFFSET__MASK         0xfe000000
  1360. #define A3XX_SP_VS_OBJ_OFFSET_REG_SHADEROBJOFFSET__SHIFT        25
  1361. static inline uint32_t A3XX_SP_VS_OBJ_OFFSET_REG_SHADEROBJOFFSET(uint32_t val)
  1362. {
  1363.         return ((val) << A3XX_SP_VS_OBJ_OFFSET_REG_SHADEROBJOFFSET__SHIFT) & A3XX_SP_VS_OBJ_OFFSET_REG_SHADEROBJOFFSET__MASK;
  1364. }
  1365.  
  1366. #define REG_A3XX_SP_VS_OBJ_START_REG                            0x000022d5
  1367.  
  1368. #define REG_A3XX_SP_VS_PVT_MEM_CTRL_REG                         0x000022d6
  1369.  
  1370. #define REG_A3XX_SP_VS_PVT_MEM_ADDR_REG                         0x000022d7
  1371.  
  1372. #define REG_A3XX_SP_VS_PVT_MEM_SIZE_REG                         0x000022d8
  1373.  
  1374. #define REG_A3XX_SP_VS_LENGTH_REG                               0x000022df
  1375. #define A3XX_SP_VS_LENGTH_REG_SHADERLENGTH__MASK                0xffffffff
  1376. #define A3XX_SP_VS_LENGTH_REG_SHADERLENGTH__SHIFT               0
  1377. static inline uint32_t A3XX_SP_VS_LENGTH_REG_SHADERLENGTH(uint32_t val)
  1378. {
  1379.         return ((val) << A3XX_SP_VS_LENGTH_REG_SHADERLENGTH__SHIFT) & A3XX_SP_VS_LENGTH_REG_SHADERLENGTH__MASK;
  1380. }
  1381.  
  1382. #define REG_A3XX_SP_FS_CTRL_REG0                                0x000022e0
  1383. #define A3XX_SP_FS_CTRL_REG0_THREADMODE__MASK                   0x00000001
  1384. #define A3XX_SP_FS_CTRL_REG0_THREADMODE__SHIFT                  0
  1385. static inline uint32_t A3XX_SP_FS_CTRL_REG0_THREADMODE(enum a3xx_threadmode val)
  1386. {
  1387.         return ((val) << A3XX_SP_FS_CTRL_REG0_THREADMODE__SHIFT) & A3XX_SP_FS_CTRL_REG0_THREADMODE__MASK;
  1388. }
  1389. #define A3XX_SP_FS_CTRL_REG0_INSTRBUFFERMODE__MASK              0x00000002
  1390. #define A3XX_SP_FS_CTRL_REG0_INSTRBUFFERMODE__SHIFT             1
  1391. static inline uint32_t A3XX_SP_FS_CTRL_REG0_INSTRBUFFERMODE(enum a3xx_instrbuffermode val)
  1392. {
  1393.         return ((val) << A3XX_SP_FS_CTRL_REG0_INSTRBUFFERMODE__SHIFT) & A3XX_SP_FS_CTRL_REG0_INSTRBUFFERMODE__MASK;
  1394. }
  1395. #define A3XX_SP_FS_CTRL_REG0_CACHEINVALID                       0x00000004
  1396. #define A3XX_SP_FS_CTRL_REG0_HALFREGFOOTPRINT__MASK             0x000003f0
  1397. #define A3XX_SP_FS_CTRL_REG0_HALFREGFOOTPRINT__SHIFT            4
  1398. static inline uint32_t A3XX_SP_FS_CTRL_REG0_HALFREGFOOTPRINT(uint32_t val)
  1399. {
  1400.         return ((val) << A3XX_SP_FS_CTRL_REG0_HALFREGFOOTPRINT__SHIFT) & A3XX_SP_FS_CTRL_REG0_HALFREGFOOTPRINT__MASK;
  1401. }
  1402. #define A3XX_SP_FS_CTRL_REG0_FULLREGFOOTPRINT__MASK             0x0003fc00
  1403. #define A3XX_SP_FS_CTRL_REG0_FULLREGFOOTPRINT__SHIFT            10
  1404. static inline uint32_t A3XX_SP_FS_CTRL_REG0_FULLREGFOOTPRINT(uint32_t val)
  1405. {
  1406.         return ((val) << A3XX_SP_FS_CTRL_REG0_FULLREGFOOTPRINT__SHIFT) & A3XX_SP_FS_CTRL_REG0_FULLREGFOOTPRINT__MASK;
  1407. }
  1408. #define A3XX_SP_FS_CTRL_REG0_INOUTREGOVERLAP__MASK              0x000c0000
  1409. #define A3XX_SP_FS_CTRL_REG0_INOUTREGOVERLAP__SHIFT             18
  1410. static inline uint32_t A3XX_SP_FS_CTRL_REG0_INOUTREGOVERLAP(uint32_t val)
  1411. {
  1412.         return ((val) << A3XX_SP_FS_CTRL_REG0_INOUTREGOVERLAP__SHIFT) & A3XX_SP_FS_CTRL_REG0_INOUTREGOVERLAP__MASK;
  1413. }
  1414. #define A3XX_SP_FS_CTRL_REG0_THREADSIZE__MASK                   0x00100000
  1415. #define A3XX_SP_FS_CTRL_REG0_THREADSIZE__SHIFT                  20
  1416. static inline uint32_t A3XX_SP_FS_CTRL_REG0_THREADSIZE(enum a3xx_threadsize val)
  1417. {
  1418.         return ((val) << A3XX_SP_FS_CTRL_REG0_THREADSIZE__SHIFT) & A3XX_SP_FS_CTRL_REG0_THREADSIZE__MASK;
  1419. }
  1420. #define A3XX_SP_FS_CTRL_REG0_SUPERTHREADMODE                    0x00200000
  1421. #define A3XX_SP_FS_CTRL_REG0_PIXLODENABLE                       0x00400000
  1422. #define A3XX_SP_FS_CTRL_REG0_LENGTH__MASK                       0xff000000
  1423. #define A3XX_SP_FS_CTRL_REG0_LENGTH__SHIFT                      24
  1424. static inline uint32_t A3XX_SP_FS_CTRL_REG0_LENGTH(uint32_t val)
  1425. {
  1426.         return ((val) << A3XX_SP_FS_CTRL_REG0_LENGTH__SHIFT) & A3XX_SP_FS_CTRL_REG0_LENGTH__MASK;
  1427. }
  1428.  
  1429. #define REG_A3XX_SP_FS_CTRL_REG1                                0x000022e1
  1430. #define A3XX_SP_FS_CTRL_REG1_CONSTLENGTH__MASK                  0x000003ff
  1431. #define A3XX_SP_FS_CTRL_REG1_CONSTLENGTH__SHIFT                 0
  1432. static inline uint32_t A3XX_SP_FS_CTRL_REG1_CONSTLENGTH(uint32_t val)
  1433. {
  1434.         return ((val) << A3XX_SP_FS_CTRL_REG1_CONSTLENGTH__SHIFT) & A3XX_SP_FS_CTRL_REG1_CONSTLENGTH__MASK;
  1435. }
  1436. #define A3XX_SP_FS_CTRL_REG1_CONSTFOOTPRINT__MASK               0x000ffc00
  1437. #define A3XX_SP_FS_CTRL_REG1_CONSTFOOTPRINT__SHIFT              10
  1438. static inline uint32_t A3XX_SP_FS_CTRL_REG1_CONSTFOOTPRINT(uint32_t val)
  1439. {
  1440.         return ((val) << A3XX_SP_FS_CTRL_REG1_CONSTFOOTPRINT__SHIFT) & A3XX_SP_FS_CTRL_REG1_CONSTFOOTPRINT__MASK;
  1441. }
  1442. #define A3XX_SP_FS_CTRL_REG1_INITIALOUTSTANDING__MASK           0x00f00000
  1443. #define A3XX_SP_FS_CTRL_REG1_INITIALOUTSTANDING__SHIFT          20
  1444. static inline uint32_t A3XX_SP_FS_CTRL_REG1_INITIALOUTSTANDING(uint32_t val)
  1445. {
  1446.         return ((val) << A3XX_SP_FS_CTRL_REG1_INITIALOUTSTANDING__SHIFT) & A3XX_SP_FS_CTRL_REG1_INITIALOUTSTANDING__MASK;
  1447. }
  1448. #define A3XX_SP_FS_CTRL_REG1_HALFPRECVAROFFSET__MASK            0x3f000000
  1449. #define A3XX_SP_FS_CTRL_REG1_HALFPRECVAROFFSET__SHIFT           24
  1450. static inline uint32_t A3XX_SP_FS_CTRL_REG1_HALFPRECVAROFFSET(uint32_t val)
  1451. {
  1452.         return ((val) << A3XX_SP_FS_CTRL_REG1_HALFPRECVAROFFSET__SHIFT) & A3XX_SP_FS_CTRL_REG1_HALFPRECVAROFFSET__MASK;
  1453. }
  1454.  
  1455. #define REG_A3XX_SP_FS_OBJ_OFFSET_REG                           0x000022e2
  1456. #define A3XX_SP_FS_OBJ_OFFSET_REG_CONSTOBJECTOFFSET__MASK       0x01ff0000
  1457. #define A3XX_SP_FS_OBJ_OFFSET_REG_CONSTOBJECTOFFSET__SHIFT      16
  1458. static inline uint32_t A3XX_SP_FS_OBJ_OFFSET_REG_CONSTOBJECTOFFSET(uint32_t val)
  1459. {
  1460.         return ((val) << A3XX_SP_FS_OBJ_OFFSET_REG_CONSTOBJECTOFFSET__SHIFT) & A3XX_SP_FS_OBJ_OFFSET_REG_CONSTOBJECTOFFSET__MASK;
  1461. }
  1462. #define A3XX_SP_FS_OBJ_OFFSET_REG_SHADEROBJOFFSET__MASK         0xfe000000
  1463. #define A3XX_SP_FS_OBJ_OFFSET_REG_SHADEROBJOFFSET__SHIFT        25
  1464. static inline uint32_t A3XX_SP_FS_OBJ_OFFSET_REG_SHADEROBJOFFSET(uint32_t val)
  1465. {
  1466.         return ((val) << A3XX_SP_FS_OBJ_OFFSET_REG_SHADEROBJOFFSET__SHIFT) & A3XX_SP_FS_OBJ_OFFSET_REG_SHADEROBJOFFSET__MASK;
  1467. }
  1468.  
  1469. #define REG_A3XX_SP_FS_OBJ_START_REG                            0x000022e3
  1470.  
  1471. #define REG_A3XX_SP_FS_PVT_MEM_CTRL_REG                         0x000022e4
  1472.  
  1473. #define REG_A3XX_SP_FS_PVT_MEM_ADDR_REG                         0x000022e5
  1474.  
  1475. #define REG_A3XX_SP_FS_PVT_MEM_SIZE_REG                         0x000022e6
  1476.  
  1477. #define REG_A3XX_SP_FS_FLAT_SHAD_MODE_REG_0                     0x000022e8
  1478.  
  1479. #define REG_A3XX_SP_FS_FLAT_SHAD_MODE_REG_1                     0x000022e9
  1480.  
  1481. #define REG_A3XX_SP_FS_OUTPUT_REG                               0x000022ec
  1482.  
  1483. #define REG_A3XX_SP_FS_MRT(i0)                                 (0x000022f0 + 0x1*(i0))
  1484.  
  1485. #define REG_A3XX_SP_FS_MRT_REG(i0)                             (0x000022f0 + 0x1*(i0))
  1486. #define A3XX_SP_FS_MRT_REG_REGID__MASK                          0x000000ff
  1487. #define A3XX_SP_FS_MRT_REG_REGID__SHIFT                         0
  1488. static inline uint32_t A3XX_SP_FS_MRT_REG_REGID(uint32_t val)
  1489. {
  1490.         return ((val) << A3XX_SP_FS_MRT_REG_REGID__SHIFT) & A3XX_SP_FS_MRT_REG_REGID__MASK;
  1491. }
  1492. #define A3XX_SP_FS_MRT_REG_HALF_PRECISION                       0x00000100
  1493.  
  1494. #define REG_A3XX_SP_FS_IMAGE_OUTPUT(i0)                        (0x000022f4 + 0x1*(i0))
  1495.  
  1496. #define REG_A3XX_SP_FS_IMAGE_OUTPUT_REG(i0)                    (0x000022f4 + 0x1*(i0))
  1497. #define A3XX_SP_FS_IMAGE_OUTPUT_REG_MRTFORMAT__MASK             0x0000003f
  1498. #define A3XX_SP_FS_IMAGE_OUTPUT_REG_MRTFORMAT__SHIFT            0
  1499. static inline uint32_t A3XX_SP_FS_IMAGE_OUTPUT_REG_MRTFORMAT(enum a3xx_color_fmt val)
  1500. {
  1501.         return ((val) << A3XX_SP_FS_IMAGE_OUTPUT_REG_MRTFORMAT__SHIFT) & A3XX_SP_FS_IMAGE_OUTPUT_REG_MRTFORMAT__MASK;
  1502. }
  1503.  
  1504. #define REG_A3XX_SP_FS_LENGTH_REG                               0x000022ff
  1505. #define A3XX_SP_FS_LENGTH_REG_SHADERLENGTH__MASK                0xffffffff
  1506. #define A3XX_SP_FS_LENGTH_REG_SHADERLENGTH__SHIFT               0
  1507. static inline uint32_t A3XX_SP_FS_LENGTH_REG_SHADERLENGTH(uint32_t val)
  1508. {
  1509.         return ((val) << A3XX_SP_FS_LENGTH_REG_SHADERLENGTH__SHIFT) & A3XX_SP_FS_LENGTH_REG_SHADERLENGTH__MASK;
  1510. }
  1511.  
  1512. #define REG_A3XX_TPL1_TP_VS_TEX_OFFSET                          0x00002340
  1513. #define A3XX_TPL1_TP_VS_TEX_OFFSET_SAMPLEROFFSET__MASK          0x000000ff
  1514. #define A3XX_TPL1_TP_VS_TEX_OFFSET_SAMPLEROFFSET__SHIFT         0
  1515. static inline uint32_t A3XX_TPL1_TP_VS_TEX_OFFSET_SAMPLEROFFSET(uint32_t val)
  1516. {
  1517.         return ((val) << A3XX_TPL1_TP_VS_TEX_OFFSET_SAMPLEROFFSET__SHIFT) & A3XX_TPL1_TP_VS_TEX_OFFSET_SAMPLEROFFSET__MASK;
  1518. }
  1519. #define A3XX_TPL1_TP_VS_TEX_OFFSET_MEMOBJOFFSET__MASK           0x0000ff00
  1520. #define A3XX_TPL1_TP_VS_TEX_OFFSET_MEMOBJOFFSET__SHIFT          8
  1521. static inline uint32_t A3XX_TPL1_TP_VS_TEX_OFFSET_MEMOBJOFFSET(uint32_t val)
  1522. {
  1523.         return ((val) << A3XX_TPL1_TP_VS_TEX_OFFSET_MEMOBJOFFSET__SHIFT) & A3XX_TPL1_TP_VS_TEX_OFFSET_MEMOBJOFFSET__MASK;
  1524. }
  1525. #define A3XX_TPL1_TP_VS_TEX_OFFSET_BASETABLEPTR__MASK           0xffff0000
  1526. #define A3XX_TPL1_TP_VS_TEX_OFFSET_BASETABLEPTR__SHIFT          16
  1527. static inline uint32_t A3XX_TPL1_TP_VS_TEX_OFFSET_BASETABLEPTR(uint32_t val)
  1528. {
  1529.         return ((val) << A3XX_TPL1_TP_VS_TEX_OFFSET_BASETABLEPTR__SHIFT) & A3XX_TPL1_TP_VS_TEX_OFFSET_BASETABLEPTR__MASK;
  1530. }
  1531.  
  1532. #define REG_A3XX_TPL1_TP_VS_BORDER_COLOR_BASE_ADDR              0x00002341
  1533.  
  1534. #define REG_A3XX_TPL1_TP_FS_TEX_OFFSET                          0x00002342
  1535. #define A3XX_TPL1_TP_FS_TEX_OFFSET_SAMPLEROFFSET__MASK          0x000000ff
  1536. #define A3XX_TPL1_TP_FS_TEX_OFFSET_SAMPLEROFFSET__SHIFT         0
  1537. static inline uint32_t A3XX_TPL1_TP_FS_TEX_OFFSET_SAMPLEROFFSET(uint32_t val)
  1538. {
  1539.         return ((val) << A3XX_TPL1_TP_FS_TEX_OFFSET_SAMPLEROFFSET__SHIFT) & A3XX_TPL1_TP_FS_TEX_OFFSET_SAMPLEROFFSET__MASK;
  1540. }
  1541. #define A3XX_TPL1_TP_FS_TEX_OFFSET_MEMOBJOFFSET__MASK           0x0000ff00
  1542. #define A3XX_TPL1_TP_FS_TEX_OFFSET_MEMOBJOFFSET__SHIFT          8
  1543. static inline uint32_t A3XX_TPL1_TP_FS_TEX_OFFSET_MEMOBJOFFSET(uint32_t val)
  1544. {
  1545.         return ((val) << A3XX_TPL1_TP_FS_TEX_OFFSET_MEMOBJOFFSET__SHIFT) & A3XX_TPL1_TP_FS_TEX_OFFSET_MEMOBJOFFSET__MASK;
  1546. }
  1547. #define A3XX_TPL1_TP_FS_TEX_OFFSET_BASETABLEPTR__MASK           0xffff0000
  1548. #define A3XX_TPL1_TP_FS_TEX_OFFSET_BASETABLEPTR__SHIFT          16
  1549. static inline uint32_t A3XX_TPL1_TP_FS_TEX_OFFSET_BASETABLEPTR(uint32_t val)
  1550. {
  1551.         return ((val) << A3XX_TPL1_TP_FS_TEX_OFFSET_BASETABLEPTR__SHIFT) & A3XX_TPL1_TP_FS_TEX_OFFSET_BASETABLEPTR__MASK;
  1552. }
  1553.  
  1554. #define REG_A3XX_TPL1_TP_FS_BORDER_COLOR_BASE_ADDR              0x00002343
  1555.  
  1556. #define REG_A3XX_VBIF_CLKON                                     0x00003001
  1557.  
  1558. #define REG_A3XX_VBIF_FIXED_SORT_EN                             0x0000300c
  1559.  
  1560. #define REG_A3XX_VBIF_FIXED_SORT_SEL0                           0x0000300d
  1561.  
  1562. #define REG_A3XX_VBIF_FIXED_SORT_SEL1                           0x0000300e
  1563.  
  1564. #define REG_A3XX_VBIF_ABIT_SORT                                 0x0000301c
  1565.  
  1566. #define REG_A3XX_VBIF_ABIT_SORT_CONF                            0x0000301d
  1567.  
  1568. #define REG_A3XX_VBIF_GATE_OFF_WRREQ_EN                         0x0000302a
  1569.  
  1570. #define REG_A3XX_VBIF_IN_RD_LIM_CONF0                           0x0000302c
  1571.  
  1572. #define REG_A3XX_VBIF_IN_RD_LIM_CONF1                           0x0000302d
  1573.  
  1574. #define REG_A3XX_VBIF_IN_WR_LIM_CONF0                           0x00003030
  1575.  
  1576. #define REG_A3XX_VBIF_IN_WR_LIM_CONF1                           0x00003031
  1577.  
  1578. #define REG_A3XX_VBIF_OUT_RD_LIM_CONF0                          0x00003034
  1579.  
  1580. #define REG_A3XX_VBIF_OUT_WR_LIM_CONF0                          0x00003035
  1581.  
  1582. #define REG_A3XX_VBIF_DDR_OUT_MAX_BURST                         0x00003036
  1583.  
  1584. #define REG_A3XX_VBIF_ARB_CTL                                   0x0000303c
  1585.  
  1586. #define REG_A3XX_VBIF_ROUND_ROBIN_QOS_ARB                       0x00003049
  1587.  
  1588. #define REG_A3XX_VBIF_OUT_AXI_AMEMTYPE_CONF0                    0x00003058
  1589.  
  1590. #define REG_A3XX_VBIF_OUT_AXI_AOOO_EN                           0x0000305e
  1591.  
  1592. #define REG_A3XX_VBIF_OUT_AXI_AOOO                              0x0000305f
  1593.  
  1594. #define REG_A3XX_VSC_BIN_SIZE                                   0x00000c01
  1595. #define A3XX_VSC_BIN_SIZE_WIDTH__MASK                           0x0000001f
  1596. #define A3XX_VSC_BIN_SIZE_WIDTH__SHIFT                          0
  1597. static inline uint32_t A3XX_VSC_BIN_SIZE_WIDTH(uint32_t val)
  1598. {
  1599.         return ((val >> 5) << A3XX_VSC_BIN_SIZE_WIDTH__SHIFT) & A3XX_VSC_BIN_SIZE_WIDTH__MASK;
  1600. }
  1601. #define A3XX_VSC_BIN_SIZE_HEIGHT__MASK                          0x000003e0
  1602. #define A3XX_VSC_BIN_SIZE_HEIGHT__SHIFT                         5
  1603. static inline uint32_t A3XX_VSC_BIN_SIZE_HEIGHT(uint32_t val)
  1604. {
  1605.         return ((val >> 5) << A3XX_VSC_BIN_SIZE_HEIGHT__SHIFT) & A3XX_VSC_BIN_SIZE_HEIGHT__MASK;
  1606. }
  1607.  
  1608. #define REG_A3XX_VSC_SIZE_ADDRESS                               0x00000c02
  1609.  
  1610. #define REG_A3XX_VSC_PIPE(i0)                                  (0x00000c06 + 0x3*(i0))
  1611.  
  1612. #define REG_A3XX_VSC_PIPE_CONFIG(i0)                           (0x00000c06 + 0x3*(i0))
  1613. #define A3XX_VSC_PIPE_CONFIG_X__MASK                            0x000003ff
  1614. #define A3XX_VSC_PIPE_CONFIG_X__SHIFT                           0
  1615. static inline uint32_t A3XX_VSC_PIPE_CONFIG_X(uint32_t val)
  1616. {
  1617.         return ((val) << A3XX_VSC_PIPE_CONFIG_X__SHIFT) & A3XX_VSC_PIPE_CONFIG_X__MASK;
  1618. }
  1619. #define A3XX_VSC_PIPE_CONFIG_Y__MASK                            0x000ffc00
  1620. #define A3XX_VSC_PIPE_CONFIG_Y__SHIFT                           10
  1621. static inline uint32_t A3XX_VSC_PIPE_CONFIG_Y(uint32_t val)
  1622. {
  1623.         return ((val) << A3XX_VSC_PIPE_CONFIG_Y__SHIFT) & A3XX_VSC_PIPE_CONFIG_Y__MASK;
  1624. }
  1625. #define A3XX_VSC_PIPE_CONFIG_W__MASK                            0x00f00000
  1626. #define A3XX_VSC_PIPE_CONFIG_W__SHIFT                           20
  1627. static inline uint32_t A3XX_VSC_PIPE_CONFIG_W(uint32_t val)
  1628. {
  1629.         return ((val) << A3XX_VSC_PIPE_CONFIG_W__SHIFT) & A3XX_VSC_PIPE_CONFIG_W__MASK;
  1630. }
  1631. #define A3XX_VSC_PIPE_CONFIG_H__MASK                            0x0f000000
  1632. #define A3XX_VSC_PIPE_CONFIG_H__SHIFT                           24
  1633. static inline uint32_t A3XX_VSC_PIPE_CONFIG_H(uint32_t val)
  1634. {
  1635.         return ((val) << A3XX_VSC_PIPE_CONFIG_H__SHIFT) & A3XX_VSC_PIPE_CONFIG_H__MASK;
  1636. }
  1637.  
  1638. #define REG_A3XX_VSC_PIPE_DATA_ADDRESS(i0)                     (0x00000c07 + 0x3*(i0))
  1639.  
  1640. #define REG_A3XX_VSC_PIPE_DATA_LENGTH(i0)                      (0x00000c08 + 0x3*(i0))
  1641.  
  1642. #define REG_A3XX_UNKNOWN_0C3D                                   0x00000c3d
  1643.  
  1644. #define REG_A3XX_UNKNOWN_0C81                                   0x00000c81
  1645.  
  1646. #define REG_A3XX_GRAS_CL_USER_PLANE(i0)                        (0x00000ca0 + 0x4*(i0))
  1647.  
  1648. #define REG_A3XX_GRAS_CL_USER_PLANE_X(i0)                      (0x00000ca0 + 0x4*(i0))
  1649.  
  1650. #define REG_A3XX_GRAS_CL_USER_PLANE_Y(i0)                      (0x00000ca1 + 0x4*(i0))
  1651.  
  1652. #define REG_A3XX_GRAS_CL_USER_PLANE_Z(i0)                      (0x00000ca2 + 0x4*(i0))
  1653.  
  1654. #define REG_A3XX_GRAS_CL_USER_PLANE_W(i0)                      (0x00000ca3 + 0x4*(i0))
  1655.  
  1656. #define REG_A3XX_RB_GMEM_BASE_ADDR                              0x00000cc0
  1657.  
  1658. #define REG_A3XX_RB_WINDOW_SIZE                                 0x00000ce0
  1659. #define A3XX_RB_WINDOW_SIZE_WIDTH__MASK                         0x00003fff
  1660. #define A3XX_RB_WINDOW_SIZE_WIDTH__SHIFT                        0
  1661. static inline uint32_t A3XX_RB_WINDOW_SIZE_WIDTH(uint32_t val)
  1662. {
  1663.         return ((val) << A3XX_RB_WINDOW_SIZE_WIDTH__SHIFT) & A3XX_RB_WINDOW_SIZE_WIDTH__MASK;
  1664. }
  1665. #define A3XX_RB_WINDOW_SIZE_HEIGHT__MASK                        0x0fffc000
  1666. #define A3XX_RB_WINDOW_SIZE_HEIGHT__SHIFT                       14
  1667. static inline uint32_t A3XX_RB_WINDOW_SIZE_HEIGHT(uint32_t val)
  1668. {
  1669.         return ((val) << A3XX_RB_WINDOW_SIZE_HEIGHT__SHIFT) & A3XX_RB_WINDOW_SIZE_HEIGHT__MASK;
  1670. }
  1671.  
  1672. #define REG_A3XX_UNKNOWN_0E00                                   0x00000e00
  1673.  
  1674. #define REG_A3XX_UNKNOWN_0E43                                   0x00000e43
  1675.  
  1676. #define REG_A3XX_VFD_PERFCOUNTER0_SELECT                        0x00000e44
  1677.  
  1678. #define REG_A3XX_VPC_VPC_DEBUG_RAM_SEL                          0x00000e61
  1679.  
  1680. #define REG_A3XX_VPC_VPC_DEBUG_RAM_READ                         0x00000e62
  1681.  
  1682. #define REG_A3XX_UCHE_CACHE_MODE_CONTROL_REG                    0x00000e82
  1683.  
  1684. #define REG_A3XX_UCHE_CACHE_INVALIDATE0_REG                     0x00000ea0
  1685. #define A3XX_UCHE_CACHE_INVALIDATE0_REG_ADDR__MASK              0x0fffffff
  1686. #define A3XX_UCHE_CACHE_INVALIDATE0_REG_ADDR__SHIFT             0
  1687. static inline uint32_t A3XX_UCHE_CACHE_INVALIDATE0_REG_ADDR(uint32_t val)
  1688. {
  1689.         return ((val) << A3XX_UCHE_CACHE_INVALIDATE0_REG_ADDR__SHIFT) & A3XX_UCHE_CACHE_INVALIDATE0_REG_ADDR__MASK;
  1690. }
  1691.  
  1692. #define REG_A3XX_UCHE_CACHE_INVALIDATE1_REG                     0x00000ea1
  1693. #define A3XX_UCHE_CACHE_INVALIDATE1_REG_ADDR__MASK              0x0fffffff
  1694. #define A3XX_UCHE_CACHE_INVALIDATE1_REG_ADDR__SHIFT             0
  1695. static inline uint32_t A3XX_UCHE_CACHE_INVALIDATE1_REG_ADDR(uint32_t val)
  1696. {
  1697.         return ((val) << A3XX_UCHE_CACHE_INVALIDATE1_REG_ADDR__SHIFT) & A3XX_UCHE_CACHE_INVALIDATE1_REG_ADDR__MASK;
  1698. }
  1699. #define A3XX_UCHE_CACHE_INVALIDATE1_REG_OPCODE__MASK            0x30000000
  1700. #define A3XX_UCHE_CACHE_INVALIDATE1_REG_OPCODE__SHIFT           28
  1701. static inline uint32_t A3XX_UCHE_CACHE_INVALIDATE1_REG_OPCODE(enum a3xx_cache_opcode val)
  1702. {
  1703.         return ((val) << A3XX_UCHE_CACHE_INVALIDATE1_REG_OPCODE__SHIFT) & A3XX_UCHE_CACHE_INVALIDATE1_REG_OPCODE__MASK;
  1704. }
  1705. #define A3XX_UCHE_CACHE_INVALIDATE1_REG_ENTIRE_CACHE            0x80000000
  1706.  
  1707. #define REG_A3XX_SP_PERFCOUNTER0_SELECT                         0x00000ec4
  1708.  
  1709. #define REG_A3XX_SP_PERFCOUNTER1_SELECT                         0x00000ec5
  1710.  
  1711. #define REG_A3XX_SP_PERFCOUNTER2_SELECT                         0x00000ec6
  1712.  
  1713. #define REG_A3XX_SP_PERFCOUNTER3_SELECT                         0x00000ec7
  1714.  
  1715. #define REG_A3XX_SP_PERFCOUNTER4_SELECT                         0x00000ec8
  1716.  
  1717. #define REG_A3XX_SP_PERFCOUNTER5_SELECT                         0x00000ec9
  1718.  
  1719. #define REG_A3XX_SP_PERFCOUNTER6_SELECT                         0x00000eca
  1720.  
  1721. #define REG_A3XX_SP_PERFCOUNTER7_SELECT                         0x00000ecb
  1722.  
  1723. #define REG_A3XX_UNKNOWN_0EE0                                   0x00000ee0
  1724.  
  1725. #define REG_A3XX_UNKNOWN_0F03                                   0x00000f03
  1726.  
  1727. #define REG_A3XX_TEX_SAMP_0                                     0x00000000
  1728. #define A3XX_TEX_SAMP_0_XY_MAG__MASK                            0x0000000c
  1729. #define A3XX_TEX_SAMP_0_XY_MAG__SHIFT                           2
  1730. static inline uint32_t A3XX_TEX_SAMP_0_XY_MAG(enum a3xx_tex_filter val)
  1731. {
  1732.         return ((val) << A3XX_TEX_SAMP_0_XY_MAG__SHIFT) & A3XX_TEX_SAMP_0_XY_MAG__MASK;
  1733. }
  1734. #define A3XX_TEX_SAMP_0_XY_MIN__MASK                            0x00000030
  1735. #define A3XX_TEX_SAMP_0_XY_MIN__SHIFT                           4
  1736. static inline uint32_t A3XX_TEX_SAMP_0_XY_MIN(enum a3xx_tex_filter val)
  1737. {
  1738.         return ((val) << A3XX_TEX_SAMP_0_XY_MIN__SHIFT) & A3XX_TEX_SAMP_0_XY_MIN__MASK;
  1739. }
  1740. #define A3XX_TEX_SAMP_0_WRAP_S__MASK                            0x000001c0
  1741. #define A3XX_TEX_SAMP_0_WRAP_S__SHIFT                           6
  1742. static inline uint32_t A3XX_TEX_SAMP_0_WRAP_S(enum a3xx_tex_clamp val)
  1743. {
  1744.         return ((val) << A3XX_TEX_SAMP_0_WRAP_S__SHIFT) & A3XX_TEX_SAMP_0_WRAP_S__MASK;
  1745. }
  1746. #define A3XX_TEX_SAMP_0_WRAP_T__MASK                            0x00000e00
  1747. #define A3XX_TEX_SAMP_0_WRAP_T__SHIFT                           9
  1748. static inline uint32_t A3XX_TEX_SAMP_0_WRAP_T(enum a3xx_tex_clamp val)
  1749. {
  1750.         return ((val) << A3XX_TEX_SAMP_0_WRAP_T__SHIFT) & A3XX_TEX_SAMP_0_WRAP_T__MASK;
  1751. }
  1752. #define A3XX_TEX_SAMP_0_WRAP_R__MASK                            0x00007000
  1753. #define A3XX_TEX_SAMP_0_WRAP_R__SHIFT                           12
  1754. static inline uint32_t A3XX_TEX_SAMP_0_WRAP_R(enum a3xx_tex_clamp val)
  1755. {
  1756.         return ((val) << A3XX_TEX_SAMP_0_WRAP_R__SHIFT) & A3XX_TEX_SAMP_0_WRAP_R__MASK;
  1757. }
  1758. #define A3XX_TEX_SAMP_0_UNNORM_COORDS                           0x80000000
  1759.  
  1760. #define REG_A3XX_TEX_SAMP_1                                     0x00000001
  1761.  
  1762. #define REG_A3XX_TEX_CONST_0                                    0x00000000
  1763. #define A3XX_TEX_CONST_0_TILED                                  0x00000001
  1764. #define A3XX_TEX_CONST_0_SWIZ_X__MASK                           0x00000070
  1765. #define A3XX_TEX_CONST_0_SWIZ_X__SHIFT                          4
  1766. static inline uint32_t A3XX_TEX_CONST_0_SWIZ_X(enum a3xx_tex_swiz val)
  1767. {
  1768.         return ((val) << A3XX_TEX_CONST_0_SWIZ_X__SHIFT) & A3XX_TEX_CONST_0_SWIZ_X__MASK;
  1769. }
  1770. #define A3XX_TEX_CONST_0_SWIZ_Y__MASK                           0x00000380
  1771. #define A3XX_TEX_CONST_0_SWIZ_Y__SHIFT                          7
  1772. static inline uint32_t A3XX_TEX_CONST_0_SWIZ_Y(enum a3xx_tex_swiz val)
  1773. {
  1774.         return ((val) << A3XX_TEX_CONST_0_SWIZ_Y__SHIFT) & A3XX_TEX_CONST_0_SWIZ_Y__MASK;
  1775. }
  1776. #define A3XX_TEX_CONST_0_SWIZ_Z__MASK                           0x00001c00
  1777. #define A3XX_TEX_CONST_0_SWIZ_Z__SHIFT                          10
  1778. static inline uint32_t A3XX_TEX_CONST_0_SWIZ_Z(enum a3xx_tex_swiz val)
  1779. {
  1780.         return ((val) << A3XX_TEX_CONST_0_SWIZ_Z__SHIFT) & A3XX_TEX_CONST_0_SWIZ_Z__MASK;
  1781. }
  1782. #define A3XX_TEX_CONST_0_SWIZ_W__MASK                           0x0000e000
  1783. #define A3XX_TEX_CONST_0_SWIZ_W__SHIFT                          13
  1784. static inline uint32_t A3XX_TEX_CONST_0_SWIZ_W(enum a3xx_tex_swiz val)
  1785. {
  1786.         return ((val) << A3XX_TEX_CONST_0_SWIZ_W__SHIFT) & A3XX_TEX_CONST_0_SWIZ_W__MASK;
  1787. }
  1788. #define A3XX_TEX_CONST_0_FMT__MASK                              0x1fc00000
  1789. #define A3XX_TEX_CONST_0_FMT__SHIFT                             22
  1790. static inline uint32_t A3XX_TEX_CONST_0_FMT(enum a3xx_tex_fmt val)
  1791. {
  1792.         return ((val) << A3XX_TEX_CONST_0_FMT__SHIFT) & A3XX_TEX_CONST_0_FMT__MASK;
  1793. }
  1794.  
  1795. #define REG_A3XX_TEX_CONST_1                                    0x00000001
  1796. #define A3XX_TEX_CONST_1_HEIGHT__MASK                           0x00003fff
  1797. #define A3XX_TEX_CONST_1_HEIGHT__SHIFT                          0
  1798. static inline uint32_t A3XX_TEX_CONST_1_HEIGHT(uint32_t val)
  1799. {
  1800.         return ((val) << A3XX_TEX_CONST_1_HEIGHT__SHIFT) & A3XX_TEX_CONST_1_HEIGHT__MASK;
  1801. }
  1802. #define A3XX_TEX_CONST_1_WIDTH__MASK                            0x0fffc000
  1803. #define A3XX_TEX_CONST_1_WIDTH__SHIFT                           14
  1804. static inline uint32_t A3XX_TEX_CONST_1_WIDTH(uint32_t val)
  1805. {
  1806.         return ((val) << A3XX_TEX_CONST_1_WIDTH__SHIFT) & A3XX_TEX_CONST_1_WIDTH__MASK;
  1807. }
  1808. #define A3XX_TEX_CONST_1_FETCHSIZE__MASK                        0xf0000000
  1809. #define A3XX_TEX_CONST_1_FETCHSIZE__SHIFT                       28
  1810. static inline uint32_t A3XX_TEX_CONST_1_FETCHSIZE(enum a3xx_tex_fetchsize val)
  1811. {
  1812.         return ((val) << A3XX_TEX_CONST_1_FETCHSIZE__SHIFT) & A3XX_TEX_CONST_1_FETCHSIZE__MASK;
  1813. }
  1814.  
  1815. #define REG_A3XX_TEX_CONST_2                                    0x00000002
  1816. #define A3XX_TEX_CONST_2_INDX__MASK                             0x000000ff
  1817. #define A3XX_TEX_CONST_2_INDX__SHIFT                            0
  1818. static inline uint32_t A3XX_TEX_CONST_2_INDX(uint32_t val)
  1819. {
  1820.         return ((val) << A3XX_TEX_CONST_2_INDX__SHIFT) & A3XX_TEX_CONST_2_INDX__MASK;
  1821. }
  1822. #define A3XX_TEX_CONST_2_PITCH__MASK                            0x3ffff000
  1823. #define A3XX_TEX_CONST_2_PITCH__SHIFT                           12
  1824. static inline uint32_t A3XX_TEX_CONST_2_PITCH(uint32_t val)
  1825. {
  1826.         return ((val) << A3XX_TEX_CONST_2_PITCH__SHIFT) & A3XX_TEX_CONST_2_PITCH__MASK;
  1827. }
  1828. #define A3XX_TEX_CONST_2_SWAP__MASK                             0xc0000000
  1829. #define A3XX_TEX_CONST_2_SWAP__SHIFT                            30
  1830. static inline uint32_t A3XX_TEX_CONST_2_SWAP(enum a3xx_color_swap val)
  1831. {
  1832.         return ((val) << A3XX_TEX_CONST_2_SWAP__SHIFT) & A3XX_TEX_CONST_2_SWAP__MASK;
  1833. }
  1834.  
  1835. #define REG_A3XX_TEX_CONST_3                                    0x00000003
  1836.  
  1837.  
  1838. #endif /* A3XX_XML */
  1839.