Subversion Repositories Kolibri OS

Rev

Blame | Last modification | View Log | RSS feed

  1. #ifndef GEN_REGS_XML
  2. #define GEN_REGS_XML
  3.  
  4. /* Autogenerated file, DO NOT EDIT manually!
  5.  
  6. This file was generated by the rules-ng-ng headergen tool in this git repository:
  7. https://github.com/olvaffe/envytools/
  8. git clone https://github.com/olvaffe/envytools.git
  9.  
  10. Copyright (C) 2014-2015 by the following authors:
  11. - Chia-I Wu <olvaffe@gmail.com> (olv)
  12.  
  13. Permission is hereby granted, free of charge, to any person obtaining
  14. a copy of this software and associated documentation files (the
  15. "Software"), to deal in the Software without restriction, including
  16. without limitation the rights to use, copy, modify, merge, publish,
  17. distribute, sublicense, and/or sell copies of the Software, and to
  18. permit persons to whom the Software is furnished to do so, subject to
  19. the following conditions:
  20.  
  21. The above copyright notice and this permission notice (including the
  22. next paragraph) shall be included in all copies or substantial
  23. portions of the Software.
  24.  
  25. THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  26. EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  27. MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.
  28. IN NO EVENT SHALL THE COPYRIGHT OWNER(S) AND/OR ITS SUPPLIERS BE
  29. LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION
  30. OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION
  31. WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  32. */
  33.  
  34.  
  35. #define GEN6_REG_MASK__MASK                                     0xffff0000
  36. #define GEN6_REG_MASK__SHIFT                                    16
  37. #define GEN6_REG__SIZE                                          0x400000
  38. #define GEN7_REG_HS_INVOCATION_COUNT                            0x2300
  39.  
  40. #define GEN7_REG_DS_INVOCATION_COUNT                            0x2308
  41.  
  42. #define GEN6_REG_IA_VERTICES_COUNT                              0x2310
  43.  
  44. #define GEN6_REG_IA_PRIMITIVES_COUNT                            0x2318
  45.  
  46. #define GEN6_REG_VS_INVOCATION_COUNT                            0x2320
  47.  
  48. #define GEN6_REG_GS_INVOCATION_COUNT                            0x2328
  49.  
  50. #define GEN6_REG_GS_PRIMITIVES_COUNT                            0x2330
  51.  
  52. #define GEN6_REG_CL_INVOCATION_COUNT                            0x2338
  53.  
  54. #define GEN6_REG_CL_PRIMITIVES_COUNT                            0x2340
  55.  
  56. #define GEN6_REG_PS_INVOCATION_COUNT                            0x2348
  57.  
  58. #define GEN6_REG_PS_DEPTH_COUNT                                 0x2350
  59.  
  60. #define GEN6_REG_TIMESTAMP                                      0x2358
  61.  
  62. #define GEN6_REG_OACONTROL                                      0x2360
  63. #define GEN6_REG_OACONTROL_COUNTER_SELECT__MASK                 0x0000001c
  64. #define GEN6_REG_OACONTROL_COUNTER_SELECT__SHIFT                2
  65. #define GEN6_REG_OACONTROL_PERFORMANCE_COUNTER_ENABLE           (0x1 << 0)
  66.  
  67.  
  68. #define GEN7_REG_MI_PREDICATE_SRC0                              0x2400
  69.  
  70. #define GEN7_REG_MI_PREDICATE_SRC1                              0x2408
  71.  
  72. #define GEN7_REG_MI_PREDICATE_DATA                              0x2410
  73.  
  74. #define GEN7_REG_MI_PREDICATE_RESULT                            0x2418
  75.  
  76. #define GEN75_REG_MI_PREDICATE_RESULT_1                         0x241c
  77.  
  78. #define GEN75_REG_MI_PREDICATE_RESULT_2                         0x2214
  79.  
  80. #define GEN7_REG_3DPRIM_END_OFFSET                              0x2420
  81.  
  82. #define GEN7_REG_3DPRIM_START_VERTEX                            0x2430
  83.  
  84. #define GEN7_REG_3DPRIM_VERTEX_COUNT                            0x2434
  85.  
  86. #define GEN7_REG_3DPRIM_INSTANCE_COUNT                          0x2438
  87.  
  88. #define GEN7_REG_3DPRIM_START_INSTANCE                          0x243c
  89.  
  90. #define GEN7_REG_3DPRIM_BASE_VERTEX                             0x2440
  91.  
  92. #define GEN75_REG_CS_GPR(i0)                                    (0x2600 + 0x8*(i0))
  93. #define GEN75_REG_CS_GPR__ESIZE                                 0x8
  94. #define GEN75_REG_CS_GPR__LEN                                   0x10
  95.  
  96.  
  97. #define GEN6_REG_SO_PRIM_STORAGE_NEEDED                         0x2280
  98.  
  99. #define GEN6_REG_SO_NUM_PRIMS_WRITTEN                           0x2288
  100.  
  101.  
  102. #define GEN7_REG_SO_NUM_PRIMS_WRITTEN(i0)                       (0x5200 + 0x8*(i0))
  103. #define GEN7_REG_SO_NUM_PRIMS_WRITTEN__ESIZE                    0x8
  104. #define GEN7_REG_SO_NUM_PRIMS_WRITTEN__LEN                      0x4
  105.  
  106. #define GEN7_REG_SO_PRIM_STORAGE_NEEDED(i0)                     (0x5240 + 0x8*(i0))
  107. #define GEN7_REG_SO_PRIM_STORAGE_NEEDED__ESIZE                  0x8
  108. #define GEN7_REG_SO_PRIM_STORAGE_NEEDED__LEN                    0x4
  109.  
  110. #define GEN7_REG_SO_WRITE_OFFSET(i0)                            (0x5280 + 0x8*(i0))
  111. #define GEN7_REG_SO_WRITE_OFFSET__ESIZE                         0x8
  112. #define GEN7_REG_SO_WRITE_OFFSET__LEN                           0x4
  113.  
  114.  
  115. #define GEN7_REG_CACHE_MODE_0                                   0x7000
  116. #define GEN7_REG_CACHE_MODE_0_HIZ_RAW_STALL_OPT_DISABLE         (0x1 << 2)
  117.  
  118. #define GEN7_REG_CACHE_MODE_1                                   0x7004
  119. #define GEN8_REG_CACHE_MODE_1_HIZ_NP_EARLY_Z_FAILS_DISABLE      (0x1 << 13)
  120. #define GEN8_REG_CACHE_MODE_1_HIZ_NP_PMA_FIX_ENABLE             (0x1 << 11)
  121.  
  122.  
  123. #define GEN8_REG_L3CNTLREG                                      0x7034
  124.  
  125.  
  126. #define GEN7_REG_L3SQCREG1                                      0xb010
  127. #define GEN7_REG_L3SQCREG1_CON4DCUNC                            (0x1 << 24)
  128. #define GEN7_REG_L3SQCREG1_SQGHPCI__MASK                        0x00ff0000
  129. #define GEN7_REG_L3SQCREG1_SQGHPCI__SHIFT                       16
  130. #define GEN7_REG_L3SQCREG1_SQGHPCI_18_6                         (0x73 << 16)
  131. #define GEN75_REG_L3SQCREG1_SQGPCI__MASK                        0x00f80000
  132. #define GEN75_REG_L3SQCREG1_SQGPCI__SHIFT                       19
  133. #define GEN75_REG_L3SQCREG1_SQGPCI_24                           (0xc << 19)
  134. #define GEN75_REG_L3SQCREG1_SQHPCI__MASK                        0x0007c000
  135. #define GEN75_REG_L3SQCREG1_SQHPCI__SHIFT                       14
  136. #define GEN75_REG_L3SQCREG1_SQHPCI_8                            (0x4 << 14)
  137.  
  138. #define GEN7_REG_L3SQCREG2                                      0xb014
  139.  
  140. #define GEN7_REG_L3SQCREG3                                      0xb018
  141.  
  142. #define GEN7_REG_L3CNTLREG1                                     0xb01c
  143.  
  144. #define GEN7_REG_L3CNTLREG2                                     0xb020
  145. #define GEN7_REG_L3CNTLREG2_DCWASLMB                            (0x1 << 27)
  146. #define GEN7_REG_L3CNTLREG2_DCWASS__MASK                        0x07e00000
  147. #define GEN7_REG_L3CNTLREG2_DCWASS__SHIFT                       21
  148. #define GEN7_REG_L3CNTLREG2_ROCPSLMB                            (0x1 << 20)
  149. #define GEN7_REG_L3CNTLREG2_RDOCPL__MASK                        0x000fc000
  150. #define GEN7_REG_L3CNTLREG2_RDOCPL__SHIFT                       14
  151. #define GEN7_REG_L3CNTLREG2_URBSLMB                             (0x1 << 7)
  152. #define GEN7_REG_L3CNTLREG2_URBALL__MASK                        0x0000007e
  153. #define GEN7_REG_L3CNTLREG2_URBALL__SHIFT                       1
  154. #define GEN7_REG_L3CNTLREG2_SLMMENB                             (0x1 << 0)
  155.  
  156. #define GEN7_REG_L3CNTLREG3                                     0xb024
  157. #define GEN7_REG_L3CNTLREG3_TWALSLMB                            (0x1 << 21)
  158. #define GEN7_REG_L3CNTLREG3_TXWYALL__MASK                       0x001f8000
  159. #define GEN7_REG_L3CNTLREG3_TXWYALL__SHIFT                      15
  160. #define GEN7_REG_L3CNTLREG3_CWASLMB                             (0x1 << 14)
  161. #define GEN7_REG_L3CNTLREG3_CTWYALL__MASK                       0x00003f00
  162. #define GEN7_REG_L3CNTLREG3_CTWYALL__SHIFT                      8
  163. #define GEN7_REG_L3CNTLREG3_ISWYSLMB                            (0x1 << 7)
  164. #define GEN7_REG_L3CNTLREG3_ISWYALL__MASK                       0x0000007e
  165. #define GEN7_REG_L3CNTLREG3_ISWYALL__SHIFT                      1
  166.  
  167. #define GEN6_REG_BCS_SWCTRL                                     0x22200
  168. #define GEN6_REG_BCS_SWCTRL_DST_TILING_Y                        (0x1 << 1)
  169. #define GEN6_REG_BCS_SWCTRL_SRC_TILING_Y                        (0x1 << 0)
  170.  
  171.  
  172. #endif /* GEN_REGS_XML */
  173.